JP7743154B2 - 電源電圧調整回路 - Google Patents

Description

この発明は、電源電圧の調整制御に用いられる電源電圧調整回路に関する。

電圧調整の制御に用いられる従来の回路として、第１基準電圧と、第１基準電圧と共通の接地電圧に基づき生成され、かつ、第１基準電圧と異なる値の第２基準電圧と、を生成する基準電圧生成部、第１および第２基準電圧の差電圧を増幅する第１増幅部、半導体集積回路内に設けられた機能ブロックに供給される内部電源電圧と、第１基準電圧と、の差電圧を増幅する第２増幅部、ならびに第１および第２増幅部のそれぞれの増幅結果を比較して測定結果として出力する比較部、を含むモニタ回路が知られている（特許文献１参照）。

特開２０１４－１４５７０４号公報

ところで、半導体集積回路では、電力の効率化や回路の安定動作のため、動作状態に沿ったＩＲ－Ｄｒｏｐ（即ち、電流(Ｉ)が流れることにより導体の抵抗成分(Ｒ)によって発生する電圧降下）の迅速な制御が必要とされる。また、実装面積の削減や低コスト化を実現するため、電圧調整回路の簡素化が望まれる。特許文献１のモニタ回路は、デジタル回路の動作補償を行うために外部インピーダンスやＩＲ－Ｄｒｏｐによる影響を軽減することを企図する技術ではあるものの、２つのバンドギャップリファレンス回路と比較器とを備える回路として構成されるようにしており、回路構成が複雑になる、という問題があり、延いては、実装面積が大きくなる、また、低コスト化が困難になる、という問題がある。

そこでこの発明は、回路構成を簡素化しつつも電源電圧を的確に調整して制御することが可能な、電源電圧調整回路を提供することを目的とする。

上記課題を解決するために、この発明に係る電源電圧調整回路は、外部電源から外部電源電圧の供給を受けて出力電圧を出力するフィードバック機能を備える外部電源回路側のフィードバック機構を構成する抵抗と接地側抵抗との間に配設されるフィードバック抵抗と、前記出力電圧に基づく内部電源電圧の供給を受けるＳｏＣ内に配設される可変抵抗を有するＤ／Ａ変換回路と、を有し、前記可変抵抗の抵抗値を変化させて前記出力電圧を変化させることによって所定のターゲット電圧になるように前記内部電源電圧を調整する、ことを特徴とする。

この発明に係る電源電圧調整回路は、ＢＧＲ電圧を生成するバンドギャップリファレンス回路をさらに有し、前記ＳｏＣがアイドル状態である時の前記ＢＧＲ電圧とアクティブ状態である時の前記ＢＧＲ電圧とを用いて前記可変抵抗の前記抵抗値を変化させる制御データを計算する、ようにしてもよい。

この発明に係る電源電圧調整回路は、前記フィードバック抵抗と前記接地側抵抗との間における電圧が計測され、前記ＳｏＣがアイドル状態である時の前記電圧とアクティブ状態である時の前記電圧とを用いて前記可変抵抗の前記抵抗値を変化させる制御データを計算する、ようにしてもよい。

この発明に係る電源電圧調整回路は、前記ターゲット電圧が、前記ＳｏＣ内部のプロセスの状態ごとに設定される、ようにしてもよい。

この発明に係る電源電圧調整回路は、環境温度または接合温度を計測する温度計測回路をさらに有し、前記環境温度または前記接合温度が変動した場合に、前記可変抵抗の前記抵抗値を変化させる制御データをあらためて計算する、ようにしてもよい。

この発明に係る電源電圧調整回路によれば、外部電源回路側のフィードバック機構を構成する抵抗と接地側抵抗との間にフィードバック抵抗を配設するとともにＳｏＣ内に可変抵抗を有するＤ／Ａ変換回路を配設して前記可変抵抗の抵抗値を変化させて内部電源電圧を調整するようにしているので、回路構成を簡素化しつつも電源電圧を的確に調整して制御することが可能となり、延いては実装面積の削減や低コスト化を実現することが可能となる。この発明に係る電源電圧調整回路によれば、また、ＳｏＣ内に電圧調整回路としてのＤ／Ａ変換回路を組み込むことにより、外部の可変抵抗などの回路部品が不要であるため、小型かつ低コストのシステムを実現することが可能となる。

この発明に係る電源電圧調整回路によれば、バンドギャップリファレンス回路によって生成されるＢＧＲ電圧を用いてＤ／Ａ変換回路の制御データを計算するようにした場合には、１つのＢＧＲ電圧を参照することにより、単一電源で精度の良い電圧測定を行うことが可能となる。

この発明に係る電源電圧調整回路によれば、フィードバック抵抗と接地側抵抗との間における電圧を用いてＤ／Ａ変換回路の制御データを計算するようにした場合には、高い精度の参照電源が得られないシステム（例えば、バンドギャップリファレンス回路を有しないシステム）でも外部の電圧を参照することにより、単一電源で精度の良い電圧測定を行うことが可能となる。

この発明に係る電源電圧調整回路によれば、ターゲット電圧がＳｏＣ内部のプロセスの状態ごとに設定されるようにした場合には、プロセスの変動によるＩＲ－Ｄｒｏｐの変動に的確に追従した電圧管理を行うことが可能となる。

この発明に係る電源電圧調整回路によれば、温度計測回路によって計測される環境温度／接合温度が変動した場合にＤ／Ａ変換回路の制御データの計算があらためて行われるようにした場合には、温度の変動によるＩＲ－Ｄｒｏｐの変動に的確に追従した電圧管理を行うことが可能となる。

この発明の実施の形態１に係る電源電圧調整回路の概略構成を示す図である。 図１の電源電圧調整回路のＳｏＣ内のＤ／Ａ変換回路が抵抗型のＤ／Ａ変換回路である場合の外部電源回路に特に関係する部分の概略構成を示す図である。 図１の電源電圧調整回路のＳｏＣ内のＤ／Ａ変換回路が電流型のＤ／Ａ変換回路である場合の外部電源回路に特に関係する部分の概略構成を示す図である。 図１の電源電圧調整回路のＳｏＣの概略構成を示す図である。 図２や図３のＤ／Ａ変換回路の制御コードと出力電圧の値との間の関係の例を示す図である。 図１の電源電圧調整回路における内部電源電圧の調整の手順を示すフロー図である。 Ｄ／Ａ変換回路が抵抗型のＤ／Ａ変換回路である場合の、１回目の制御におけるＤ／Ａ変換回路の制御コードと内部電源電圧の計測値との間の関係の例を示す図である。 Ｄ／Ａ変換回路が電流型のＤ／Ａ変換回路である場合の、１回目の制御におけるＤ／Ａ変換回路の制御コードと内部電源電圧の計測値との間の関係の例を示す図である。 Ｄ／Ａ変換回路が電流型のＤ／Ａ変換回路である場合の、２回目以降の制御におけるＤ／Ａ変換回路の制御コードと内部電源電圧の計測値との間の関係の例を示す図である。 この発明の実施の形態２に係る電源電圧調整回路の概略構成を示す図である。 図１０の電源電圧調整回路のＳｏＣの概略構成を示す図である。

以下、この発明を図示の実施の形態に基づいて説明する。

〈実施の形態１〉
図１は、この発明の実施の形態１に係る電源電圧調整回路１の概略構成を示す図である。

実施の形態１に係る電源電圧調整回路１は、外部電源（図示していない）から外部電源電圧Ｖextの供給を受けて出力電圧Ｖoutを出力するフィードバック機能を備える外部電源回路２側のフィードバック機構を構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間に配設されるフィードバック抵抗Ｒ_fb1と、出力電圧Ｖoutに基づく内部電源電圧ＶＤＤの供給を受けるＳｏＣ３内に配設される可変抵抗を有するＤ／Ａ変換回路３６と、を有し、可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACを変化させて出力電圧Ｖoutを変化させることによって所定のターゲット電圧になるように内部電源電圧ＶＤＤを調整し、特に、ＢＧＲ電圧Ｖ_BGRを生成するバンドギャップリファレンス回路３１を有し、ＳｏＣ３がアイドル状態である時のＢＧＲ電圧Ｖ_BGRとアクティブ状態である時のＢＧＲ電圧Ｖ_BGRとを用いて可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACを変化させる制御データを計算するようにしている。

電源電圧調整回路１は、外部電源回路２と、ＳｏＣ３と、前記の外部電源回路２とＳｏＣ３との間に介在する複数の抵抗Ｒと、を備える。

（外部電源回路の構成）
図２，図３は、外部電源回路２に特に関係する部分の概略構成を示す図である。図２は、ＳｏＣ３内にＤ／Ａ変換回路３６として抵抗型のＤ／Ａ変換回路が配設される場合の概略構成であり、また、図３は、ＳｏＣ３内にＤ／Ａ変換回路３６として電流型のＤ／Ａ変換回路が配設される場合の概略構成である。

外部電源回路２は、当該外部電源回路２の外部電源（図示していない）から外部電源電圧Ｖextの供給を受けてｐ型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor の略）２１を介して出力電圧Ｖoutを出力する。

ｐ型のＭＯＳＦＥＴ２１は、ゲートにオペアンプ２２の出力ピンが接続され、また、ソースに外部電源電圧Ｖextが印加される。

ｐ型のＭＯＳＦＥＴ２１のドレイン側に、端子１１を介して抵抗Ｒ₁（尚、抵抗の値もＲ₁とする），フィードバック抵抗Ｒ_fb1（尚、抵抗の値もＲ_fb1とする），および接地側抵抗Ｒ₂（尚、抵抗の値もＲ₂とする）がこの順に直列に接続される。

オペアンプ２２の一方の差動入力ピン（－）には外部電源回路２の参照電圧Ｖfbが印加され、他方の差動入力ピン（＋）にはフィードバック抵抗Ｒ_fb1と接地側抵抗Ｒ₂との間の接続端子１２における電圧（「フィードバック電圧Ｖ_FB」と呼ぶ）が印加される。

上記の構成はすなわち、ｐ型のＭＯＳＦＥＴ２１，オペアンプ２２，抵抗Ｒ₁，および接地側抵抗Ｒ₂によって構成される外部電源回路２側の一般的な低ドロップアウト (ＬＤＯ：Ｌow Ｄrop Ｏut の略) リニアレギュレータに対して、前記の抵抗Ｒ₁と接地側抵抗Ｒ₂との間にフィードバック抵抗Ｒ_fb1がさらに挿入されて配設される構成となっている。

外部電源回路２から出力される出力電圧Ｖoutは、端子１１ならびに直列に接続される抵抗Ｒ₃および抵抗Ｒ₅を介してＳｏＣ３へと内部電源電圧ＶＤＤとして供給される。

抵抗Ｒ₁とフィードバック抵抗Ｒ_fb1との間の接続端子１３における電圧を「制御電圧Ｖ_{FB Ctrl}」と呼ぶ。制御電圧Ｖ_{FB Ctrl}は、Ｄ／Ａ変換回路３６の制御値（「制御コード」と呼ぶ）によって決まる電圧であり、外部電源回路２から出力される出力電圧Ｖoutに影響を与える電圧である。

接地側抵抗Ｒ₂の、フィードバック抵抗Ｒ_fb1とは反対側の端子１４から外部電源回路２側は、接地端子１５を介して、外部電源回路２における基準電圧Ｖ_GND（別言すると、グランド電圧）となる。また、前記端子１４からＳｏＣ３側は、直列に接続される抵抗Ｒ₄および抵抗Ｒ₆を介してＳｏＣ３における接地電圧Ｖ_SSとなる。

（ＳｏＣの構成）
図４は、ＳｏＣ（Ｓystem on a Ｃhip の略：システムオンチップ）３の概略構成を示す図である。

ＳｏＣ３は、主に、バンドギャップリファレンス回路３１，温度計測回路３２，プロセスモニタ回路３３，マルチプレクサ３４，Ａ／Ｄ変換回路３５，およびＤ／Ａ変換回路３６、ならびに、中央処理装置３７，メモリ３８，およびユーザインターフェース３９を含む。マルチプレクサ３４，Ａ／Ｄ変換回路３５，Ｄ／Ａ変換回路３６，中央処理装置３７，メモリ３８，およびユーザインターフェース３９は、バス４０を介してデータ等の授受が可能であるように相互に電気的に接続される。ＳｏＣ３を構成する各部は、外部電源回路２からＳｏＣ３へと供給される内部電源電圧ＶＤＤの供給を受けて作動する。

バンドギャップリファレンス回路（ＢＧＲ：Ｂand Ｇap Ｒeference の略）３１は、ＢＧＲ電圧Ｖ_BGRを生成してマルチプレクサ３４へと出力する。

バンドギャップリファレンス回路３１は、内部電源電圧ＶＤＤがその動作電圧よりも十分に高い場合には内部電源電圧ＶＤＤに依存しない一定の電圧（「基準電圧」などとも呼ばれる）を出力し得るものの、内部電源電圧ＶＤＤがその動作電圧よりも低い場合には安定した動作ができないために出力する電圧が不定となる。

温度計測回路３２は、環境温度（即ち、ＳｏＣ３を含むパッケージの周囲の温度）または接合温度（即ち、ＳｏＣ３の接合部の温度）を計測してマルチプレクサ３４へと出力する。

プロセスモニタ回路３３は、ＳｏＣ３内部のプロセスの状態を認識するための仕組みであり、ＳｏＣ３内部のプロセスの状態に対応するモニタ信号をマルチプレクサ３４へと出力する。プロセスモニタ回路３３から、具体的には、ＳｏＣ３が低速で動作するときはモニタ信号として出力されるクロックの周期が長くなって低い周波数のクロックが出力され、また、ＳｏＣ３が高速で動作するときはモニタ信号として出力されるクロックの周期が短くなって高い周波数のクロックが出力される。

マルチプレクサ（ＭＵＸ：ｍｕｌｔｉｐｌｅｘｅｒ）３４は、バンドギャップリファレンス回路３１によって生成されるＢＧＲ電圧Ｖ_BGR，温度計測回路３２によって計測される環境温度または接合温度，プロセスモニタ回路３３から出力されるモニタ信号，および外部電源回路２からＳｏＣ３へと供給される内部電源電圧ＶＤＤの計測値ＶＤＤsenseの入力を受ける。

そして、マルチプレクサ３４は、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいて、上記のＢＧＲ電圧Ｖ_BGR，環境温度／接合温度，モニタ信号，および内部電源電圧の計測値ＶＤＤsenseのうちのいずれかをＡ／Ｄ変換回路３５へと出力する。

Ａ／Ｄ変換回路（ＡＤＣ：Ａnalog－to－Ｄigital Ｃonverter）３５は、マルチプレクサ３４から出力される上記のＢＧＲ電圧Ｖ_BGR，環境温度／接合温度，モニタ信号，および内部電源電圧の計測値ＶＤＤsense（のうちのいずれか）の入力を受け、アナログ－デジタル変換処理を施して前記のＢＧＲ電圧Ｖ_BGR，環境温度／接合温度，モニタ信号，および内部電源電圧の計測値ＶＤＤsense（のうちのいずれか）をデジタル化したＡＤＣDataを出力する。

Ｄ／Ａ変換回路（ＤＡＣ：Ｄigital－to－Ａnalog Ｃonverter）３６は、抵抗Ｒ₁とフィードバック抵抗Ｒ_fb1との間の接続端子１３と接続する、可変抵抗を有する抵抗型のＤ／Ａ変換回路または電流型のＤ／Ａ変換回路によって構成される。前記の接続端子１３における電圧は前述のとおり制御電圧Ｖ_{FB Ctrl}である。

Ｄ／Ａ変換回路３６は、バス４０を介してＤＡＣDataの入力を受ける。ＤＡＣDataは、具体的には、当該Ｄ／Ａ変換回路３６の可変抵抗を制御するためのコード（「Ｄ／Ａ変換回路３６の制御コード」と呼ぶ）である。

（抵抗型のＤ／Ａ変換回路である場合）
Ｄ／Ａ変換回路３６が抵抗型（「はしご型」や「ラダー型」などとも呼ばれる）のＤ／Ａ変換回路によって構成される場合（図２参照）、可変抵抗の抵抗値をＲ_DACとすると、外部電源回路２から出力される出力電圧Ｖoutの値は下記の数式１に従う。

上記の数式１における可変抵抗の抵抗値Ｒ_DACが低インピーダンスのとき、出力電圧Ｖoutの値は可変抵抗の項（即ち、「Ｒ₁／Ｒ_DAC(Ｒ_fb1／Ｒ₂＋１)」）の分だけ大きくなる。このため、外部電源回路２側の一般的な低ドロップアウト (ＬＤＯ) リニアレギュレータを構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間にフィードバック抵抗Ｒ_fb1を挿入して配設するとともに、ＳｏＣ３内に抵抗型のＤ／Ａ変換回路を配設することにより、ＩＲ－Ｄｒｏｐ（即ち、電流(Ｉ)が流れることにより外部電源回路２からＳｏＣ３へと供給される内部電源電圧ＶＤＤがパッケージやＳｏＣ３内部の配線抵抗などの抵抗成分(Ｒ)によって発生する電圧降下）に対応する電源電圧制御が可能となり、小型の回路で電圧制御を実現することが可能となる。

（電流型のＤ／Ａ変換回路である場合）
Ｄ／Ａ変換回路３６が電流型（「電流加算型」などとも呼ばれる）のＤ／Ａ変換回路によって構成される場合（図３参照）、可変抵抗の抵抗値をＩ_DACとすると、外部電源回路２から出力される出力電圧Ｖoutの値は下記の数式２に従う。

上記の数式２における可変抵抗の抵抗値Ｉ_DACが大きくなると、出力電圧Ｖoutの値は可変抵抗の項（即ち、「Ｒ₁Ｉ_DAC」）の分だけ大きくなる。このため、外部電源回路２側の一般的な低ドロップアウト (ＬＤＯ) リニアレギュレータを構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間にフィードバック抵抗Ｒ_fb1を挿入して配設するとともに、ＳｏＣ３内に電流型のＤ／Ａ変換回路を配設することにより、ＩＲ－Ｄｒｏｐに対応する電源電圧制御が可能となり、小型の回路で電圧制御を実現することが可能となる。

中央処理装置（ＣＰＵ：Ｃentral Ｐrocessing Ｕnit の略）３７は、内部電源電圧ＶＤＤの調整に纏わる演算処理を行うように、ＳｏＣ３を構成する各部の処理の開始，内容，および終了を統制して制御する。

メモリ３８は、中央処理装置３７が内部電源電圧ＶＤＤの調整に纏わる演算処理を行う際に生成されるデータや情報などを一時的に記憶などするための作業領域となったり各種の情報，プログラム，およびデータなどを記憶して格納などするための記憶領域となったりする機能を備え、例えば、ＲＡＭ（Ｒandom Ａccess Ｍemory）やＲＯＭ（Ｒead Ｏnly Ｍemory）などの記憶素子によって構成される。

ユーザインターフェース（Ｕｓｅｒ Ｉ／Ｆ）３９は、作業者などによる操作を受けてＳｏＣ３へと各種の情報や指示などを入力する機能を備えるインターフェースである。

図５は、外部電源回路２側の一般的な低ドロップアウト (ＬＤＯ) リニアレギュレータを構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間にフィードバック抵抗Ｒ_fb1を挿入して配設するとともに、ＳｏＣ３内に電流型のＤ／Ａ変換回路もしくは抵抗型のＤ／Ａ変換回路を配設することにより、電源の負荷が同一の場合に、出力電圧Ｖoutの値が企図したように変化する（具体的には、可変抵抗の項の分だけ上昇する）ことを確認するためのシミュレーションの結果を示す図である。電流型のＤ／Ａ変換回路が配設される場合と抵抗型のＤ／Ａ変換回路が配設される場合とで、出力電圧Ｖoutの変化は同様の結果となる。

図５から、Ｄ／Ａ変換回路３６の制御コード（図中、「ＤＡＣの制御コード」と表記）を０．０から変更することにより、可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACが変化することによって出力電圧Ｖoutの値が変化することが確認される。そして、外部電源回路２から出力される出力電圧Ｖoutが変化することにより、ＳｏＣ３へと供給される内部電源電圧ＶＤＤが変化する。したがって、適当な制御コードをＤ／Ａ変換回路３６に対して与えることにより、内部電源電圧ＶＤＤを適切に調整し得ることが確認される。

（内部電源電圧の調整の手順）
図６は、内部電源電圧ＶＤＤの調整の手順のフロー図である。なお、システム（具体的には、ＳｏＣ３を含む）のアイドル状態とアクティブ状態との間の遷移は、中央処理装置３７から出力される制御信号に従って行われる。

予め、ＳｏＣ３を設計する際に設定されたＳｏＣ３の最適な動作電圧（「ターゲット電圧」と呼ぶ）がメモリ３８に保持される。

ここで、ＳｏＣ３のアクティブ時の動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）のプロセスの状態各々に対応する最適な動作電圧は、例えば１０～２０ｍＶ程度ずつ異なる。

上記もふまえ、内部電源電圧ＶＤＤの調整は、ＳｏＣ３内部のプロセスの状態に関係なく行われるようにしてもよく、或いは、ＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）のそれぞれについて行われるようにしてもよい。

そして、内部電源電圧ＶＤＤの調整がＳｏＣ３内部のプロセスの状態に関係なく行われる場合には、ＳｏＣ３内部のプロセスの状態によらない（例えば、アクティブ時の代表的な状態における）１つのターゲット電圧が設定されてメモリ３８に予め保持される。

一方で、内部電源電圧ＶＤＤの調整がＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）のそれぞれについて行われる場合には、ＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）ごとにターゲット電圧が設定されてメモリ３８に予め保持される。

ＳｏＣ３内部のプロセスの状態は、プロセスモニタ回路３３からモニタ信号として出力されるクロックの周期／周波数に基づいて判別される。なお、内部電源電圧ＶＤＤの調整がＳｏＣ３内部のプロセスの状態に関係なく行われる場合は、ＳｏＣ３内部のプロセスの状態を検出する必要が無いので、プロセスモニタ回路３３が備えられないようにしてもよい。

内部電源電圧ＶＤＤの調整として、まず、システムがアイドル状態である時の測定およびデータの保持が行われる（ステップＳ１）。

はじめに、中央処理装置３７から出力される制御信号に基づいてシステムがアイドル状態にされる。アイドル状態の消費電力は例えば数ｍＷまでであり、アイドル状態では流れる電流が微小であるためにＩＲ－Ｄｒｏｐは無視できる程度に小さい。

そのうえで、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４がバンドギャップリファレンス回路３１のアイドル時のＢＧＲ電圧Ｖ_BGRを出力し、Ａ／Ｄ変換回路３５を介して、前記アイドル時のＢＧＲ電圧Ｖ_BGRの値がメモリ３８に保持される。

また、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４がアイドル時の内部電源電圧の計測値ＶＤＤsenseを出力し、Ａ／Ｄ変換回路３５を介して、前記アイドル時の内部電源電圧の計測値ＶＤＤsenseがメモリ３８に保持される。

さらに、アイドル時のＤ／Ａ変換回路３６の特性データが計算される。具体的には、中央処理装置３７により、メモリ３８に保持されているアイドル時のＢＧＲ電圧Ｖ_BGRの値および内部電源電圧の計測値ＶＤＤsenseが用いられて、下記の数式３に従ってアイドル時のＤ／Ａ変換回路３６の特性データＤ_BGRが計算される。

上記の数式３において、Ｖrefはアイドル時の内部電源電圧の計測値ＶＤＤsenseであり、ＮはＤ／Ａ変換回路３６の分解能（別言すると、ビット数；以下同じ）である。

そして、上記の数式３に従って計算されるアイドル時のＤ／Ａ変換回路３６の特性データＤ_BGRがメモリ３８に保持される。

次に、システムがアクティブ状態である時の測定およびデータの保持が行われる（ステップＳ２）。

はじめに、中央処理装置３７から出力される制御信号に基づいてシステムがアクティブ状態にされる。アクティブ状態の消費電力は例えば１Ｗまでであり、アクティブ状態では流れる電流が大きいためにＩＲ－Ｄｒｏｐが大きい。

そのうえで、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４が温度計測回路３２によって計測される環境温度／接合温度を出力し、Ａ／Ｄ変換回路３５を介して、前記環境温度／接合温度の値がメモリ３８に保持される。

また、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４がバンドギャップリファレンス回路３１のアクティブ時のＢＧＲ電圧Ｖ_BGRを出力し、Ａ／Ｄ変換回路３５を介して、前記アクティブ時のＢＧＲ電圧Ｖ_BGRの値がメモリ３８に保持される。

また、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４がアクティブ時の内部電源電圧の計測値ＶＤＤsenseを出力し、Ａ／Ｄ変換回路３５を介して、前記アクティブ時の内部電源電圧の計測値ＶＤＤsenseがメモリ３８に保持される。

さらに、アクティブ時のＤ／Ａ変換回路３６の特性データが計算される。具体的には、中央処理装置３７により、メモリ３８に保持されているアイドル時のＢＧＲ電圧Ｖ_BGRの値ならびにアクティブ時のＢＧＲ電圧Ｖ_BGRの値および内部電源電圧の計測値ＶＤＤsenseが用いられて、下記の数式４に従ってアクティブ時のＤ／Ａ変換回路３６の特性データＤ_BGR#IRが計算される。

上記の数式４において、Ｖrefはアクティブ時の内部電源電圧の計測値ＶＤＤsenseである。また、Ｖ_IRはアイドル時のＢＧＲ電圧Ｖ_BGRの値とアクティブ時のＢＧＲ電圧Ｖ_BGRの値との差であり、すなわち、Ｖ_IR＝(アイドル時のＢＧＲ電圧Ｖ_BGRの値)－(アクティブ時のＢＧＲ電圧Ｖ_BGRの値) として計算される。Ｖ_IRのことを「降下電圧」と呼ぶ。

そして、降下電圧Ｖ_IRの値および上記の数式４に従って計算されるアクティブ時のＤ／Ａ変換回路３６の特性データＤ_BGR#IRがメモリ３８に保持される。

次に、Ｄ／Ａ変換回路３６の制御データが計算される（ステップＳ３）。具体的には、中央処理装置３７により、メモリ３８に保持されている、アイドル時のＤ／Ａ変換回路３６の特性データＤ_BGRと、アクティブ時の内部電源電圧の計測値ＶＤＤsenseおよびＤ／Ａ変換回路３６の特性データＤ_BGR#IRと、降下電圧Ｖ_IRの値と、が用いられて、下記の数式５に従って制御参照電圧Ｄvdd senseが計算される。

上記の数式５において、ＶrefとＶＤＤsenseとはアクティブ時の内部電源電圧の計測値ＶＤＤsenseである。

そして、上記の数式５に従って計算される制御参照電圧Ｄvdd senseに基づいてＤ／Ａ変換回路３６の制御コードが決定されてＤ／Ａ変換回路３６の制御データとして出力され（図中の「ＤＡＣData」）、Ｄ／Ａ変換回路３６の可変抵抗が制御されて前記可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACが変更される（ステップＳ４）。

Ｄ／Ａ変換回路３６の制御コードは、具体的には、ターゲット電圧Ｄtargetと制御参照電圧Ｄvdd senseとの差ΔＤ（即ち、ΔＤ＝Ｄtarget－Ｄvdd sense）がゼロになるように決定される。そして、外部電源回路２から出力される出力電圧Ｖoutがターゲット電圧Ｄtargetに近づくように制御電圧Ｖ_{FB Ctrl}が制御される。

次に、Ｄ／Ａ変換回路３６の制御後の内部電源電圧の測定が行われる（ステップＳ５）。具体的には、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４が内部電源電圧の計測値ＶＤＤsenseを出力する。

次に、Ｄ／Ａ変換回路３６の制御後の内部電源電圧の計測値ＶＤＤsenseがターゲット電圧になっているか否かが判定される（ステップＳ６）。

例えば、ターゲット電圧の値を含む予め定められる所定の範囲にＤ／Ａ変換回路３６の制御後の内部電源電圧の計測値ＶＤＤsenseが入っている場合に前記内部電源電圧の計測値ＶＤＤsenseがターゲット電圧になっていると判断する。

Ｄ／Ａ変換回路３６の制御後の内部電源電圧の計測値ＶＤＤsenseがターゲット電圧になっていない場合（ステップＳ６：Ｎｏ）は、ステップＳ１に戻り、ステップＳ５までの処理が繰り返し行われて、Ｄ／Ａ変換回路３６の制御後の内部電源電圧の計測値ＶＤＤsenseがターゲット電圧になっているか否かがあらためて判定される（ステップＳ６）。

一方で、Ｄ／Ａ変換回路３６の制御後の内部電源電圧の計測値ＶＤＤsenseがターゲット電圧になっている場合（ステップＳ６：Ｙｅｓ）は、Ｄ／Ａ変換回路３６の制御コードがメモリ３８に保持される（ステップＳ７）。

なお、内部電源電圧ＶＤＤの調整がＳｏＣ３内部のプロセスの状態に関係なく行われる場合には、ＳｏＣ３内部のプロセスの状態によらない（例えば、アクティブ時の代表的な状態における）１つの制御参照電圧Ｄvdd senseが計算されてＤ／Ａ変換回路３６の制御コードがメモリ３８に保持される。一方で、内部電源電圧ＶＤＤの調整がＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）のそれぞれについて行われる場合には、ＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）ごとに制御参照電圧Ｄvdd senseが計算されてＤ／Ａ変換回路３６の制御コードがメモリ３８に保持される。

制御参照電圧Ｄvdd senseが計算されてＤ／Ａ変換回路３６の制御コードがメモリ３８に保持された後は、システム（具体的には、ＳｏＣ３を含む）がアイドル状態からアクティブ状態へと遷移する際に、メモリ３８に保持されているＤ／Ａ変換回路３６の制御コードが用いられて内部電源電圧ＶＤＤの調整が行われる。

図７は、Ｄ／Ａ変換回路３６が抵抗型のＤ／Ａ変換回路によって構成される場合（図２参照）の、１回目の制御におけるＤ／Ａ変換回路３６の制御コードと内部電源電圧の計測値ＶＤＤsenseとの間の関係の例を示す図である。図７に示す例では、Ｄ／Ａ変換回路３６（即ち、抵抗型のＤ／Ａ変換回路）の制御コードが最大値のときにＤ／Ａ変換回路のインピーダンスが最大であるようにしている。図８は、Ｄ／Ａ変換回路３６が電流型のＤ／Ａ変換回路によって構成される場合（図３参照）の、１回目の制御におけるＤ／Ａ変換回路３６の制御コードと内部電源電圧の計測値ＶＤＤsenseとの間の関係の例を示す図である。図８に示す例では、Ｄ／Ａ変換回路３６（即ち、電流型のＤ／Ａ変換回路）の制御コードが最小値のときにＤ／Ａ変換回路の電流が最小であるようにしている。なお、内部電源電圧ＶＤＤの値は、内部電源電圧の計測値ＶＤＤsenseと一定の間隔で変化する。図７，図８から、システム（具体的には、ＳｏＣ３を含む）がアイドル状態からアクティブ状態へと遷移すると、ＩＲ－Ｄｒｏｐが生じるものの、降下電圧Ｖ_IRに対応してＤ／Ａ変換回路３６の制御コードが変更されて、内部電源電圧ＶＤＤが適切に調整されることが確認される。

また、図９は、Ｄ／Ａ変換回路３６が電流型のＤ／Ａ変換回路によって構成される場合（図３参照）の、２回目以降の制御におけるＤ／Ａ変換回路３６の制御コードと内部電源電圧の計測値ＶＤＤsenseとの間の関係の例を示す図である。図９に示す例でも、Ｄ／Ａ変換回路３６（即ち、電流型のＤ／Ａ変換回路）の制御コードが最小値のときにＤ／Ａ変換回路の電流が最小であるようにしている。図９から、システム（具体的には、ＳｏＣ３を含む）がアイドル状態からアクティブ状態へと遷移する際、Ｄ／Ａ変換回路３６の制御コードが既にメモリ３８に保持されているので、Ｄ／Ａ変換回路３６の制御コードが即時に変更され、内部電源電圧ＶＤＤが迅速に調整されてＩＲ－Ｄｒｏｐの発生が回避されることが確認される。

また、制御参照電圧Ｄvdd senseが計算されてＤ／Ａ変換回路３６の制御コードがメモリ３８に保持された後に、温度計測回路３２によって計測される環境温度／接合温度が変動した場合に、制御参照電圧Ｄvdd senseの計算があらためて行われるようにしてもよい。この場合には、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいてマルチプレクサ３４が温度計測回路３２によって計測される環境温度／接合温度を例えば所定の時間間隔で（別言すると、定期的に）出力するとともに、前記環境温度／接合温度が上記のステップＳ２の処理においてメモリ３８に保持される環境温度／接合温度の値と比較される。そして、計測された環境温度／接合温度とメモリ３８に保持されている環境温度／接合温度との差が予め定められる所定の値よりも大きい場合に、ステップＳ１からステップＳ６までの処理があらためて行われて新たなＤ／Ａ変換回路３６の制御コードがメモリ３８に保持される（ステップＳ７）。なお、環境温度／接合温度が変動しても制御参照電圧Ｄvdd senseの計算があらためて行われない場合は、環境温度／接合温度を計測する必要が無いので、温度計測回路３２が備えられないようにしてもよい。

〈実施の形態２〉
図１０は、この発明の実施の形態２に係る電源電圧調整回路１の概略構成を示す図であり、図１１は、実施の形態２に係る電源電圧調整回路１のＳｏＣ３の概略構成を示す図である。実施の形態２に係る電源電圧調整回路１は、主に、バンドギャップリファレンス回路３１を有しない点、およびＢＧＲ電圧Ｖ_BGRではなくてフィードバック電圧Ｖ_FBの計測値Ｖ_{FB sense}が用いられる点で上記の実施の形態１と構成が異なるものの、その他の構成は上記の実施の形態１と同様であるので、実施の形態１と同様の構成については同一の符号を付することでその説明を省略する。

実施の形態２に係る電源電圧調整回路１は、外部電源（図示していない）から外部電源電圧Ｖextの供給を受けて出力電圧Ｖoutを出力する外部電源回路２側の低ドロップアウトリニアレギュレータを構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間に配設されるフィードバック抵抗Ｒ_fb1と、出力電圧Ｖoutに基づく内部電源電圧ＶＤＤの供給を受けるＳｏＣ３内に配設される可変抵抗を有するＤ／Ａ変換回路３６と、を有し、可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACを変化させて出力電圧Ｖoutを変化させることによって所定のターゲット電圧になるように内部電源電圧ＶＤＤを調整し、特に、フィードバック抵抗Ｒ_fb1と接地側抵抗Ｒ₂との間における電圧Ｖ_FBが計測され、ＳｏＣ３がアイドル状態である時の前記電圧Ｖ_FBとアクティブ状態である時の前記電圧Ｖ_FBとを用いて可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACを変化させる制御データを計算する、ようにしている。

実施の形態２では、マルチプレクサ３４は、バンドギャップリファレンス回路３１によって生成されるＢＧＲ電圧Ｖ_BGRの入力を受ける代わりに、フィードバック抵抗Ｒ_fb1と接地側抵抗Ｒ₂との間の接続端子１２における電圧すなわちフィードバック電圧Ｖ_FBの計測値Ｖ_{FB sense}の入力を受ける。そして、マルチプレクサ３４は、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいて、前記のフィードバック電圧の計測値Ｖ_{FB sense}，環境温度／接合温度，モニタ信号，および内部電源電圧の計測値ＶＤＤsenseのうちのいずれかをＡ／Ｄ変換回路３５へと出力する。

そして、実施の形態２に係る電源電圧調整回路１は、上記の実施の形態１におけるＢＧＲ電圧Ｖ_BGRの値の代わりにフィードバック電圧Ｖ_FBの計測値Ｖ_{FB sense}を用いて、上記の実施の形態１に係る電源電圧調整回路１と同様の処理を行う。

具体的には、ステップＳ１の処理において、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいて、マルチプレクサ３４が、バンドギャップリファレンス回路３１のアイドル時のＢＧＲ電圧Ｖ_BGRを出力する代わりに、アイドル時のフィードバック電圧の計測値Ｖ_{FB sense}を出力し、Ａ／Ｄ変換回路３５を介して、前記アイドル時のフィードバック電圧の計測値Ｖ_{FB sense}がメモリ３８に保持される。そのうえで、上記の数式３について、アイドル時のＢＧＲ電圧Ｖ_BGRの代わりにアイドル時のフィードバック電圧の計測値Ｖ_{FB sense}が用いられて、下記の数式６に従ってアイドル時のＤ／Ａ変換回路３６の特性データＤ_BGRが計算される。

また、ステップＳ２の処理において、中央処理装置３７から出力される制御信号ＭＵＸctrlに基づいて、マルチプレクサ３４が、バンドギャップリファレンス回路３１のアクティブ時のＢＧＲ電圧Ｖ_BGRを出力する代わりに、アクティブ時のフィードバック電圧の計測値Ｖ_{FB sense}を出力し、Ａ／Ｄ変換回路３５を介して、前記アクティブ時のフィードバック電圧の計測値Ｖ_{FB sense}がメモリ３８に保持される。そのうえで、上記の数式４について、アクティブ時のＢＧＲ電圧Ｖ_BGRの代わりにアクティブ時のフィードバック電圧の計測値Ｖ_{FB sense}が用いられて、下記の数式７に従ってアクティブ時のＤ／Ａ変換回路３６の特性データＤ_BGR#IRが計算される。なお、実施の形態２では、降下電圧Ｖ_IRはアイドル時のフィードバック電圧の計測値Ｖ_{FB sense}とアクティブ時のフィードバック電圧の計測値Ｖ_{FB sense}との差であり、すなわち、Ｖ_IR＝(アイドル時のフィードバック電圧の計測値Ｖ_{FB sense})－(アクティブ時のフィードバック電圧の計測値Ｖ_{FB sense}) として計算される。

実施の形態１，２に係る電源電圧調整回路１によれば、外部電源回路２側の低ドロップアウト（ＬＤＯ）リニアレギュレータを構成する抵抗Ｒ₁と接地側抵抗Ｒ₂との間にフィードバック抵抗Ｒ_fb1を配設するとともにＳｏＣ３内に可変抵抗を有するＤ／Ａ変換回路３６を配設して前記可変抵抗の抵抗値Ｒ_DAC，Ｉ_DACを変化させて内部電源電圧ＶＤＤを調整するようにしているので、回路構成を簡素化しつつも電源電圧を的確に調整して制御することが可能となり、延いては実装面積の削減や低コスト化を実現することが可能となる。実施の形態１，２に係る電源電圧調整回路１によれば、また、ＳｏＣ３内に電圧調整回路としてのＤ／Ａ変換回路３６を組み込むことにより、外部の可変抵抗などの回路部品が不要であるため、小型かつ低コストのシステムを実現することが可能となる。

実施の形態１に係る電源電圧調整回路１によれば、特に、バンドギャップリファレンス回路３１によって生成されるＢＧＲ電圧Ｖ_BGRを用いてＤ／Ａ変換回路３６の制御データを計算するようにしているので、１つのＢＧＲ電圧Ｖ_BGRを参照することにより、単一電源で精度の良い電圧測定を行うことが可能となる。

実施の形態２に係る電源電圧調整回路１によれば、特に、フィードバック抵抗Ｒ_fb1と接地側抵抗Ｒ₂との間におけるフィードバック電圧の計測値Ｖ_{FB sense}を用いてＤ／Ａ変換回路３６の制御データを計算するようにしているので、高い精度の参照電源が得られないシステム（例えば、バンドギャップリファレンス回路を有しないシステム）でも外部の電圧（具体的には、実施の形態２におけるフィードバック電圧Ｖ_FB）を参照することにより、単一電源で精度の良い電圧測定を行うことが可能となる。

実施の形態１，２に係る電源電圧調整回路１によれば、また、メモリ３８に保持されているＤ／Ａ変換回路３６の制御コードが用いられて２回目以降の内部電源電圧ＶＤＤの調整が行われるようにしているので、中央処理装置３７から出力される制御信号に基づくシステムの状態に沿った迅速で適応的な電圧管理を行うことが可能となる。

実施の形態１，２に係る電源電圧調整回路１によれば、ＳｏＣ３内部のプロセスの状態としての動作速度が最低（ＳＳ：最低速度），最速（ＦＦ：最高速度），および代表的（ＴＴ：代表値）のそれぞれについて内部電源電圧ＶＤＤの調整が行われるようにした場合には、プロセスの変動によるＩＲ－Ｄｒｏｐの変動に的確に追従した電圧管理を行うことが可能となる。

実施の形態１，２に係る電源電圧調整回路によれば、温度計測回路３２によって計測される環境温度／接合温度が変動した場合にＤ／Ａ変換回路３６の制御データの計算があらためて行われるようにした場合には、温度の変動によるＩＲ－Ｄｒｏｐの変動に的確に追従した電圧管理を行うことが可能となる。

以上、この発明の実施の形態について説明したが、具体的な構成は上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。

例えば、上記の実施の形態では外部電源回路２側に一般的な低ドロップアウト (ＬＤＯ) リニアレギュレータが構成される場合を例に挙げて説明しているが、この発明は、フィードバック機能を備えるスイッチングレギュレータに対しても適用可能であり、さらに言えば、フィードバック機能を備える外部電源回路側のフィードバック機構に対して適用可能である。

１ 電源電圧調整回路
１１ 端子
１２ 接続端子
１３ 接続端子
１４ 端子
１５ 接地端子
２ 外部電源回路
２１ ＭＯＳＦＥＴ
２２ オペアンプ
３ ＳｏＣ
３１ バンドギャップリファレンス回路
３２ 温度計測回路
３３ プロセスモニタ回路
３４ マルチプレクサ
３５ Ａ／Ｄ変換回路
３６ Ｄ／Ａ変換回路
３７ 中央処理装置
３８ メモリ
３９ ユーザインターフェース
４０ バス

Claims (5)

1. 外部電源から外部電源電圧の供給を受けて出力電圧を出力するフィードバック機能を備える外部電源回路側のフィードバック機構を構成する抵抗と接地側抵抗との間に配設されるフィードバック抵抗と、
   前記出力電圧に基づく内部電源電圧の供給を受けるＳｏＣ内に配設される可変抵抗を有するＤ／Ａ変換回路と、を有し、
   前記可変抵抗の抵抗値を変化させて前記出力電圧を変化させることによって所定のターゲット電圧になるように前記内部電源電圧を調整する、
   ことを特徴とする電源電圧調整回路。
2. ＢＧＲ電圧を生成するバンドギャップリファレンス回路をさらに有し、
   前記ＳｏＣがアイドル状態である時の前記ＢＧＲ電圧とアクティブ状態である時の前記ＢＧＲ電圧とを用いて前記可変抵抗の前記抵抗値を変化させる制御データを計算する、
   ことを特徴とする請求項１に記載の電源電圧調整回路。
3. 前記フィードバック抵抗と前記接地側抵抗との間における電圧が計測され、
   前記ＳｏＣがアイドル状態である時の前記電圧とアクティブ状態である時の前記電圧とを用いて前記可変抵抗の前記抵抗値を変化させる制御データを計算する、
   ことを特徴とする請求項１に記載の電源電圧調整回路。
4. 前記ターゲット電圧が、前記ＳｏＣ内部のプロセスの状態ごとに設定される、
   ことを特徴とする請求項１から３のうちのいずれか１項に記載の電源電圧調整回路。
5. 環境温度または接合温度を計測する温度計測回路をさらに有し、
   前記環境温度または前記接合温度が変動した場合に、前記可変抵抗の前記抵抗値を変化させる制御データをあらためて計算する、
   ことを特徴とする請求項１から４のうちのいずれか１項に記載の電源電圧調整回路。