JP7745569B2 - アナログデジタル変換器、および、電子機器 - Google Patents

Description

本技術は、アナログデジタル変換器に関する。詳しくは、逐次比較型のアナログデジタル変換器、および、電子機器に関する。

従来より、高分解能であることや、消費電力が小さいことから、様々な電子機器において、ＳＡＲＡＤＣ（Successive Approximation Register Analog to Digital Converter）が広く用いられている。ここで、ＳＡＲＡＤＣは、サンプリングしたアナログ信号と、ＤＡＣ（Digital to Analog Converter）で生成した参照信号とを比較器が逐次比較し、それらが一致するようにロジック回路がＤＡＣを制御する回路である。このＳＡＲＡＤＣでは、参照信号のレベルを変更する際に、ＤＡＣの出力信号にリップルと呼ばれる揺れが生じることがあり、そのリップルにより、比較器の比較結果に誤差が生じるおそれがある。そこで、４個の容量と複数のスイッチとを含む容量部をビットごとに配列し、リップルと逆位相の信号を生成するＳＡＲＡＤＣが提案されている（例えば、特許文献１参照。）。

Xiyuan Tang, et al., A 10-bit 100-MS/s SAR ADC with Always-on Reference Ripple Cancellation, IEEE Symposium on VLSI Circuits, 2020.

上述の従来技術では、リップルと逆位相の信号を生成することにより、リップルのキャンセルを図っている。しかしながら、上述のＳＡＲＡＤＣでは、ビットごとに４個の容量を設ける必要があるため、ＳＡＲＡＤＣの分解能が高くなるほど、回路規模が増大するという問題がある。例えば、分解能が５ビットの場合、５つの容量部内に合計２０個の容量を配置しなければならなくなる。

本技術はこのような状況に鑑みて生み出されたものであり、リップルを打ち消す回路が設けられたＳＡＲＡＤＣにおいて、回路規模を削減することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、上記一対のアナログ信号を比較して比較結果を生成して出力する比較器と、上記比較結果に基づいて上記制御信号を生成するロジック回路と、サイズの異なる複数の正側トランジスタと、サイズの異なる複数の負側トランジスタと、上記複数の正側トランジスタと上記複数の負側トランジスタとのそれぞれのソースおよびドレインの一方と上記比較器の出力端子との間の経路を上記制御信号に基づいて開閉する複数のスイッチと、所定の正側参照電圧のノードに一端が接続され、上記複数の正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、上記正側参照電圧より低い負側参照電圧のノードに一端が接続され、上記複数の負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量とを具備するアナログデジタル変換器である。これにより、回路規模が削減されるという作用をもたらす。

また、この第１の側面において、上記一対のアナログ信号は、差動信号であり、上記デジタルアナログ変換器は、上記差動信号を生成してもよい。これにより、差動入力のアナログデジタル変換器の回路規模が削減されるという作用をもたらす。

また、この第１の側面において、上記正側共通容量および上記負側共通容量のそれぞれの上記他端と上記正側参照電圧および上記負側参照電圧の間のコモン電圧との間の経路を開閉するサンプリングスイッチをさらに具備してもよい。これにより、正側共通容量および負側共通容量に参照電圧がサンプルされるという作用をもたらす。

また、この第１の側面において、上記サンプリングスイッチは、所定のサンプリング期間内に閉状態に移行してもよい。これにより、サンプリング期間内にサンプルされるという作用をもたらす。

また、この第１の側面において、上記サンプリングスイッチは、アナログデジタル変換の終了時からサンプリングの開始時までの期間内に閉状態に移行してもよい。これにより、アナログデジタル変換の終了時からサンプリングの開始時までの期間内にサンプルされるという作用をもたらす。

また、この第１の側面において、上記比較結果を保持して上記ロジック回路に供給するラッチ回路をさらに具備してもよい。これにより、比較結果が保持されるという作用をもたらす。

また、この第１の側面において、上記複数の正側トランジスタと上記複数の負側トランジスタとのそれぞれは、ｎＭＯＳトランジスタであってもよい。これにより、ｎＭＯＳトランジスタの差動対に電流が流れるという作用をもたらす。

また、この第１の側面において、上記複数の正側トランジスタと上記複数の負側トランジスタとのそれぞれは、ｐＭＯＳトランジスタであってもよい。これにより、ｐＭＯＳトランジスタの差動対に電流が流れるという作用をもたらす。

また、この第１の側面において、サイズの異なる複数対のコモン側トランジスタをさらに具備し、上記複数対のコモン側トランジスタのそれぞれのゲートは、上記正側参照電圧および上記負側参照電圧の間のコモン電圧のノードに接続されてもよい。これにより、コモン側トランジスタのゲートにコモン電圧が印加されるという作用をもたらす。

また、この第１の側面において、サイズの異なる複数対の第１コモン側トランジスタと、サイズの異なる複数対の第２コモン側トランジスタとをさらに具備し、上記正側共通容量は、第１正側共通容量および第２正側共通容量を含み、上記負側共通容量は、第１負側共通容量および第２負側共通容量を含み、上記複数の正側トランジスタは、サイズの異なる複数の第１正側トランジスタと、サイズの異なる複数の第２正側トランジスタとを含み、上記複数の負側トランジスタは、サイズの異なる複数の第１負側トランジスタと、サイズの異なる複数の第２負側トランジスタとを含み、上記複数の第１正側トランジスタのそれぞれのゲートは、上記第１正側共通容量に共通に接続され、上記複数の第２正側トランジスタのそれぞれのゲートは、上記第２正側共通容量に共通に接続され、上記複数の第１負側トランジスタのそれぞれのゲートは、上記第１負側共通容量に共通に接続され、上記複数の第２負側トランジスタのそれぞれのゲートは、上記第２負側共通容量に共通に接続されてもよい。これにより、コモン電圧が不要になるという作用をもたらす。

また、本技術の第２の側面は、所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、上記一対のアナログ信号を比較して比較結果を生成して出力する比較器と、上記比較結果に基づいて上記制御信号を生成するとともにデジタル信号を出力するロジック回路と、サイズの異なる複数の正側トランジスタと、サイズの異なる複数の負側トランジスタと、上記複数の正側トランジスタと上記複数の負側トランジスタとのそれぞれのソースおよびドレインの一方と上記比較器の出力端子との間の経路を上記制御信号に基づいて開閉する複数のスイッチと、所定の正側参照電圧のノードに一端が接続され、上記複数の正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、上記正側参照電圧より低い負側参照電圧のノードに一端が接続され、上記複数の負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量と、上記デジタル信号を処理するデジタル信号処理回路とを具備する電子機器である。これにより、電子機器の回路規模が削減されるという作用をもたらす。

本技術の第１の実施の形態における電子機器の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＳＡＲＡＤＣの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるＣＤＡＣの一構成例を示す回路図である。 本技術の第１の実施の形態における比較器の一構成例を示す回路図である。 本技術の第１の実施の形態におけるラッチ回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリップルキャンセラーの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＣＤＡＣおよびリップルキャンセラーの接続状態を説明するための図である。 本技術の第１の実施の形態におけるリップルキャンセラーのスイッチの制御の一例を説明するための図である。 比較例におけるリップルキャンセラーの一構成例を示す回路図である。 本技術の第１の実施の形態におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるＳＡＲＡＤＣの全体図の一例である。 本技術の第２の実施の形態におけるＳＡＲＡＤＣの全体図の一例である。 本技術の第２の実施の形態におけるＳＡＲＡＤＣの動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における差動増幅回路の一構成例を示す回路図である。 本技術の第４の実施の形態におけるラッチ回路の一構成例を示す回路図である。 本技術の第４の実施の形態におけるリップルキャンセラーの一構成例を示す回路図である。 本技術の第５の実施の形態におけるリップルキャンセラーの一構成例を示す回路図である。 本技術の第５の実施の形態におけるコンパレータ部の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（容量の個数を削減した例）
２．第２の実施の形態（容量の個数を削減し、サンプルのタイミングを変更した例）
３．第３の実施の形態（容量の個数を削減し、トランジスタの極性を変更した例）
４．第４の実施の形態（容量の個数を削減し、コモン電圧を不要とした例）
５．移動体への応用例

＜１．第１の実施の形態＞
［電子機器の構成例］
図１は、本技術の第１の実施の形態における電子機器１００の一構成例を示すブロック図である。この電子機器１００は、アナログ信号をデジタル信号に変換して処理するものであり、アナログ信号生成部１１０、ＳＡＲＡＤＣ２００およびデジタル信号処理部１２０を備える。電子機器１００として、撮像装置、オーディオ機器や、通信装置などが想定される。

アナログ信号生成部１１０は、アナログ信号ＡＩＮを生成し、信号線１１９を介してＳＡＲＡＤＣ２００に供給するものである。アナログ信号ＡＩＮとして、画素信号、音声信号やＲＦ（Radio Frequency）信号が想定される。

ＳＡＲＡＤＣ２００は、入力されたアナログ信号ＡＩＮを、逐次比較方式によりデジタル信号ＤＯＵＴに変換するものである。このＳＡＲＡＤＣ２００は、デジタル信号ＤＯＵＴをデジタル信号処理部１２０に信号線２０９を介して供給する。

デジタル信号処理部１２０は、デジタル信号ＤＯＵＴに対して所定の信号処理を行うものである。信号処理として、デモザイク処理などの画像処理、音声圧縮処理や復調処理などが想定される。

なお、ＳＡＲＡＤＣ２００の個数は、１つに限定されず、２つ以上であってもよい。例えば、撮像装置においては、列ごとにＳＡＲＡＤＣ２００が配置されることがある。

［ＳＡＲＡＤＣの構成例］
図２は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ２００の一構成例を示すブロック図である。ＳＡＲＡＤＣ２００は、サンプリングスイッチ２１１および２１２と、ＣＤＡＣ（Capacitor DAC）３００と、ラッチ回路４３０と、比較器４００と、ＳＡＲ（Successive Approximation Register）ロジック回路２２０とを備える。また、ＳＡＲＡＤＣ２００は、リップルキャンセラー５００をさらに備える。

サンプリングスイッチ２１１および２１２には、アナログ信号生成部１１０からの差動のアナログ信号が入力される。この差動信号（すなわち、アナログ信号）は、正側信号ＡＩＮ＿ｐおよび負側信号ＡＩＮ＿ｎを含む。サンプリングスイッチ２１１および２１２は、サンプリングクロックＣＬＫに同期して、アナログ信号生成部１１０とＣＤＡＣ３００との間の経路を開閉する。例えば、サンプリングクロックＣＬＫがハイレベルの期間に、サンプリングスイッチ２１１および２１２が閉状態となり、差動信号がサンプリングされる。

ＣＤＡＣ３００は、ＤＡ（Digital to Analog）変換により、アナログの参照信号を生成するものである。このＣＤＡＣ３００は、サンプリングされた差動信号（アナログ信号）を保持し、そのアナログ信号と、内部生成した参照信号（アナログ信号）との差分を比較器４００に差動出力する。

比較器４００は、ＣＤＡＣ３００からの差動信号の正側と負側とを比較するものである。この比較器４００は、比較結果をラッチ回路４３０に供給する。ラッチ回路４３０は、比較結果を保持するものである。このラッチ回路４３０は、保持した比較結果をＳＡＲロジック回路２２０に供給する。

ＳＡＲロジック回路２２０は、比較器４００の比較結果に基づいて参照信号のレベルを制御するものである。このＳＡＲロジック回路２２０は、逐次比較方式により、ＣＤＡＣ３００の出力の正側と負側とが均衡するように参照信号のレベルを更新する。ＳＡＲＡＤＣ２００の分解能をＭ（Ｍは、整数）ビットとすると、逐次比較の回数はＭ回である。また、ＳＡＲロジック回路２２０は、Ｍ回の比較結果のそれぞれを保持し、それらの比較結果を示すビットを配列したビット列をデジタル信号ＤＯＵＴとしてデジタル信号処理部１２０に供給する。

リップルキャンセラー５００は、ＣＤＡＣ３００の出力信号のリップルをキャンセルするものである。リップルキャンセラー５００の回路構成については後述する。

［ＣＤＡＣの構成例］
図３は、本技術の第１の実施の形態におけるＣＤＡＣ３００の一構成例を示す回路図である。同図は、分解能が５ビットの場合の回路を例示している。このＣＤＡＣ３００は、正側容量３１１乃至３１６と、負側容量３１７乃至３２２と、正側切替部３３０と、負側切替部３４０とを備える。正側切替部３３０には、正側切替回路３３１乃至３３６が配置され、負側切替部３４０には、負側切替回路３４１乃至３４６が配置される。なお、同図において、正側容量３１４および３１５と、負側容量３２０および３２１と、正側切替回路３３４および３３５と、負側切替回路３４４および３４５とは省略されている。

また、ＣＤＡＣ３００内には、正側信号線３０８および負側信号線３０９が配線される。正側信号線３０８は、ＣＤＡＣ３００の正側入力端子と正側出力端子との間に配線される。負側信号線３０９は、ＣＤＡＣ３００の負側入力端子と負側出力端子との間に配線される。正側信号線３０８の電圧は、正側電圧Ｖ_{ｃｄａｃ＿ｐ}として比較器４００に出力される。負側信号線３０９の電圧は、負側電圧Ｖ_{ｃｄａｃ＿ｎ}として比較器４００に出力される。

正側容量３１１乃至３１６の一端は、正側信号線３０８に共通に接続される。これらの正側容量３１１乃至３１６の他端は、正側切替回路３３１乃至３３６に接続される。また、正側容量３１１乃至３１５の容量は互いに異なる。例えば、所定の単位容量値をＣとすると、正側容量３１１、３１２、３１３、３１４、３１５および３１６の容量値は、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、ＣおよびＣに設定される。

負側容量３１７乃至３２２の一端は、負側信号線３０９に共通に接続される。これらの負側容量３１７乃至３２２の他端は、負側切替回路３４１乃至３４６に接続される。また、負側容量３１７乃至３２１の容量は互いに異なる。例えば、負側容量３１７、３１８、３１９、３２０、３２１および３２２の容量値は、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、ＣおよびＣに設定される。

１６Ｃの容量と、対応する切替回路とが、５ビットのうちＭＳＢ（Most Significant Bit）に対応する。８Ｃの容量と、対応する切替回路とが、２ビット目に対応し、４Ｃの容量と、対応する切替回路とが、３ビット目に対応する。２Ｃの容量と、対応する切替回路とが、４ビット目に対応し、Ｃの容量の一方と、対応する切替回路とが、ＬＳＢ（Least Significant Bit）に対応する。Ｃの容量の他方は、ダミー容量として用いられる。

正側切替回路３３１乃至３３５は、ＳＡＲロジック回路２２０からの制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎに従って、対応する正側容量の他端を、正側参照電圧ＶＲＥＦＰ、コモン電圧ＶＣＯＭおよび負側参照電圧ＶＲＥＦＮのいずれかに接続するものである。制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎのそれぞれのサイズは、５ビットである。正側切替回路３３６は、ＳＡＲロジック回路２２０からの制御信号（不図示）に従って、ダミーの正側容量３１６の他端を、正側参照電圧ＶＲＥＦＰ、コモン電圧ＶＣＯＭおよび負側参照電圧ＶＲＥＦＮのいずれかに接続するものである。

正側参照電圧ＶＲＥＦＰは、コモン電圧ＶＣＯＭより高い一定の電圧であり、負側参照電圧ＶＲＥＦＮは、コモン電圧ＶＣＯＭより低い一定の電圧である。正側参照電圧ＶＲＥＦＰを＋ＶＲＥＦ、負側参照電圧ＶＲＥＦＮの値を－ＶＲＥＦと表すこともできる。

負側切替回路３４１乃至３４５は、ＳＡＲロジック回路２２０からの制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎに従って、対応する負側容量の他端を、正側参照電圧ＶＲＥＦＰ、コモン電圧ＶＣＯＭおよび負側参照電圧ＶＲＥＦＮのいずれかに接続するものである。負側切替回路３４６は、ＳＡＲロジック回路２２０からの制御信号（不図示）に従って、ダミーの正側容量３１６の他端を、正側参照電圧ＶＲＥＦＰ、コモン電圧ＶＣＯＭおよび負側参照電圧ＶＲＥＦＮのいずれかに接続するものである。

また、負側切替回路３４１は、例えば、スイッチ３５１乃至３５３から構成される。正側切替回路３３１乃至３３６と、他の負側切替回路についても同様である。

ＳＡＲロジック回路２２０は、サンプリングスイッチ２１１および２１２が閉状態の期間（すなわち、サンプリング期間）内に、制御信号により正側容量３１１乃至３１６と負側容量３１７乃至３２２の全てをコモン電圧ＶＣＯＭに接続する。これにより、サンプリングされた差動信号が保持される。

そして、ＳＡＲロジック回路２２０は、比較器４００の比較結果を参照し、その比較結果に基づいて制御信号によりＣＤＡＣ３００内の容量の接続先を制御する。

例えば、１回目の比較結果で正側が負側以上である場合に、ＳＡＲロジック回路２２０は、正側容量３１１に負側参照電圧ＶＲＥＦＮを接続し、負側容量３１７に正側参照電圧ＶＲＥＦＰを接続する。一方、１回目の比較結果で正側が負側未満である場合に、ＳＡＲロジック回路２２０は、正側容量３１１に正側参照電圧ＶＲＥＦＰを接続し、負側容量３１７に負側参照電圧ＶＲＥＦＮを接続する。これらの制御により、正側に－１／２ＶＲＥＦまたは＋１／２ＶＲＥＦが加算され、負側に＋１／２ＶＲＥＦまたは－１／２ＶＲＥＦが加算される。

また、２回目の比較結果で正側が負側以上である場合に、ＳＡＲロジック回路２２０は、正側容量３１２に負側参照電圧ＶＲＥＦＮを接続し、負側容量３１８に正側参照電圧ＶＲＥＦＰを接続する。一方、２回目の比較結果で正側が負側未満である場合に、ＳＡＲロジック回路２２０は、正側容量３１２に正側参照電圧ＶＲＥＦＰを接続し、負側容量３１８に負側参照電圧ＶＲＥＦＮを接続する。これらの制御により、正側に－１／４ＶＲＥＦまたは＋１／４ＶＲＥＦが加算され、負側に＋１／４ＶＲＥＦまたは－１／４ＶＲＥＦが加算される。

以下、同様の制御をＳＡＲロジック回路２２０は、比較回数が５回になるまで繰り返す。なお、分解能（Ｍビット）が５ビット以外である場合には、ダミーを含めてＭ＋１個の正側容量、負側容量、正側切替回路および負側切替回路のそれぞれが配列される。ｍ（ｍは、０乃至Ｍ－１の整数）ビット目の容量は、ｍ＋１ビット目の２倍に設定される。

上述したように、Ｍ回の逐次比較の結果に基づいて参照電圧を制御する方式は、逐次比較方式と呼ばれる。

なお、差動信号の代わりに、シングルエンド信号をＳＡＲＡＤＣ２００に入力することもできる。この場合には、ＣＤＡＣ３００内の正側および負側の一方において容量やスイッチが不要となる。また、比較器４００の一方の入力端子には、サンプリング・ホールドされたシングルエンド信号が入力され、他方の入力端子にＣＤＡＣ３００の生成した参照電圧が入力される。

［比較器の制御例］
図４は、本技術の第１の実施の形態における比較器４００の一構成例を示す回路図である。この比較器４００は、イネーブル制御部４１０および差動増幅回路４２０を備える。

イネーブル制御部４１０は、ラッチ回路４３０の出力と、サンプリングクロックＣＬＫとから、イネーブル信号Ｅｎ＿Ｃｏｍｐを生成するものである。このイネーブル制御部４１０は、インバータ４１１、ＮＯＲ（否定論理和）ゲート４１２およびＡＮＤ（論理積）ゲート４１３を備える。

インバータ４１１は、サンプリングクロックＣＬＫを反転してＡＮＤゲート４１３に供給するものである。

ＮＯＲゲート４１２は、ラッチ回路４３０の正側電圧Ｖ_{ｏｕｔ＿ｐ}と、負側電圧Ｖ_{ｏｕｔ＿ｎ}との否定論理和をＡＮＤゲート４１３に供給するものである。

ＡＮＤゲート４１３は、インバータ４１１からの信号と、ＮＯＲゲート４１２からの信号との論理積をイネーブル信号Ｅｎ＿Ｃｏｍｐとして、差動増幅回路４２０およびリップルキャンセラー５００に供給するものである。

差動増幅回路４２０には、ＣＤＡＣ３００からの正側電圧Ｖ_{ｃｄａｃ＿ｐ}および負側電圧Ｖ_{ｃｄａｃ＿ｎ}が入力される。差動増幅回路４２０は、それらの電圧を比較する。その比較結果は、正側信号線４０８および負側信号線４０９を介してＳＡＲロジック回路２２０ラッチ回路４３０に差動出力される。差動増幅回路４２０は、ｐＭＯＳ（p-channel Metal Oxide Semiconductor）トランジスタ４２１および４２２と、ｎＭＯＳ（n-channel MOS）トランジスタ４２３乃至４２５とを備える。

ｐＭＯＳトランジスタ４２１およびｎＭＯＳトランジスタ４２３は、電源ノードと、ｎＭＯＳトランジスタ４２５のドレインとの間において、直列に接続される。ｐＭＯＳトランジスタ４２２およびｎＭＯＳトランジスタ４２３も、電源ノードと、ｎＭＯＳトランジスタ４２５のドレインとの間において、直列に接続される。ｎＭＯＳトランジスタ４２５のソースは、接地ノードに接続される。

また、ｐＭＯＳトランジスタ４２１および４２２とｎＭＯＳトランジスタ４２５とのそれぞれのゲートには、イネーブル信号Ｅｎ＿Ｃｏｍｐが入力される。ｎＭＯＳトランジスタ４２３のゲートには、負側電圧Ｖ_{ｃｄａｃ＿ｎ}が入力され、ｎＭＯＳトランジスタ４２４のゲートには、正側電圧Ｖ_{ｃｄａｃ＿ｐ}が入力される。

また、ｐＭＯＳトランジスタ４２１およびｎＭＯＳトランジスタ４２３の接続ノードの電圧は、負側電圧Ｖ_ｇｍ＿ｎとして出力される。ｐＭＯＳトランジスタ４２２およびｎＭＯＳトランジスタ４２４の接続ノードの電圧は、正側電圧Ｖ_ｇｍ＿ｐとして出力される。

［ラッチ回路の構成例］
図５は、本技術の第１の実施の形態におけるラッチ回路４３０の一構成例を示す回路図である。このラッチ回路４３０は、ｐＭＯＳトランジスタ４３１乃至４３４と、ｎＭＯＳトランジスタ４３５乃至４４０とを備える。

差動増幅回路４２０は、差動信号の正側電圧Ｖ_ｇｍ＿ｐを正側出力端子からラッチ回路４３０に出力し、差動信号の負側電圧Ｖ_ｇｍ＿ｎを負側出力端子からラッチ回路４３０に出力する。

ラッチ回路４３０において、ｐＭＯＳトランジスタ４３１および４３２は、電源電圧のノードに直列に接続される。接地側のｐＭＯＳトランジスタ４３２のドレインと、接地電圧のノードとの間にｎＭＯＳトランジスタ４３６および４３７が並列に接続される。ｐＭＯＳトランジスタ４３１および４３２の接続ノードと、接地電圧のノードとの間にｎＭＯＳトランジスタ４３５が挿入される。

また、ｐＭＯＳトランジスタ４３３および４３４は、電源電圧のノードに直列に接続される。接地側のｐＭＯＳトランジスタ４３４のドレインと、接地電圧のノードとの間にｎＭＯＳトランジスタ４３８および４３９が並列に接続される。ｐＭＯＳトランジスタ４３３および４３４の接続ノードと、接地電圧のノードとの間にｎＭＯＳトランジスタ４４０が挿入される。

また、差動増幅回路４２０からの正側電圧Ｖｇｍ＿ｐが、ｐＭＯＳトランジスタ４３１とｎＭＯＳトランジスタ４３５および４３６とのそれぞれのゲートに入力される。差動増幅回路４２０からの負側電圧Ｖｇｍ＿ｎは、ｐＭＯＳトランジスタ４３３とｎＭＯＳトランジスタ４３９および４４０とのそれぞれのゲートに入力される。

また、ｐＭＯＳトランジスタ４３２およびｎＭＯＳトランジスタ４３７の接続ノードは、ｐＭＯＳトランジスタ４３４およびｎＭＯＳトランジスタ４３８のそれぞれのゲートに接続される。この接続ノードの電圧が、正側電圧_{Ｖｏｕｔ＿ｐ}としてＳＡＲロジック回路２２０および比較器４００へ出力される。

また、ｐＭＯＳトランジスタ４３４およびｎＭＯＳトランジスタ４３８の接続ノードは、ｐＭＯＳトランジスタ４３２およびｎＭＯＳトランジスタ４３７のそれぞれのゲートに接続される。この接続ノードの電圧が、負側電圧Ｖ_{ｏｕｔ＿ｎ}としてＳＡＲロジック回路２２０および比較器４００へ出力される。

同図に例示した接続構成により、正側電圧Ｖ_ｇｍ＿ｐおよび負側電圧Ｖ_ｇｍ＿ｎの一方がハイレベルで他方がローレベルの場合、ラッチ回路４３０はスルー状態に移行する。このとき、正側電圧Ｖ_ｇｍ＿ｐおよび負側電圧Ｖ_ｇｍ＿ｎが、そのまま、正側電圧Ｖ_{ｏｕｔ＿ｐ}および負側電圧Ｖ_{ｏｕｔ＿ｎ}として出力される。

また、正側電圧Ｖｇｍ＿ｐと負側電圧Ｖｇｍ＿ｎとが均衡している場合、ラッチ回路４３０は保持状態に移行し、直前の状態が保持される。

また、差動増幅回路４２０は、イネーブル信号Ｅｎ＿Ｃｏｍｐがローレベルからハイレベルに変化した際に比較動作を開始する。その動作開始とともに、Ｖ_ｇｍ＿ｐおよびＶ_ｇｍ＿ｎが電源電圧から接地電圧に放電される。Ｖ_{ｃｄａｃ＿ｐ}およびＶ_{ｃｄａｃ＿ｎ}の差分の大小でＶ_ｇｍ＿ｐおよびＶ_ｇｍ＿ｎの放電スピードが変わり、その放電スピードの差によって、ラッチ回路４３０の出力論理が決定される。

［リップルキャンセラーの構成例］
図６は、本技術の第１の実施の形態におけるリップルキャンセラー５００の一構成例を示す回路図である。同図は、分解能が５ビットの場合の回路を例示している。このリップルキャンセラー５００は、容量部５１０と、コンパレータ部５２１乃至５２５とを備える。容量部５１０内には、サンプリングスイッチ５１１および５１２と、正側共通容量５１３と、負側共通容量５１４とが配置される。なお、同図において、コンパレータ部５２４および５２５は省略されている。

サンプリングスイッチ５１１は、サンプリングクロックＣＬＫに従って、コモン電圧ＶＣＯＭの共通信号線５０７と、正側信号線５０８との間の経路を開閉するものである。サンプリングスイッチ５１２は、サンプリングクロックＣＬＫに従って、共通信号線５０７と、負側信号線５０９との間の経路を開閉するものである。例えば、サンプリングクロックＣＬＫがハイレベルの期間に、サンプリングスイッチ５１１および５１２が閉状態となる。

正側共通容量５１３の一端は、正側参照電圧ＶＲＥＦＰのノードに接続され、他端は、正側信号線５０８に接続される。負側共通容量５１４の一端は、負側参照電圧ＶＲＥＦＮのノードに接続され、他端は、負側信号線５０９に接続される。これらの電荷に蓄えられる電荷が安定したら、サンプリングスイッチ５１１および５１２が開状態に移行する。

ここで、正側参照電圧ＶＲＥＦＰおよび負側参照電圧ＶＲＥＦＮは、リップルの無い安定した状態であることが望ましい。

コンパレータ部５２１は、スイッチ５３１乃至５３６と、コモン側トランジスタ５３７および５３８と、正側トランジスタ５３９と、負側トランジスタ５４０と、スイッチトランジスタ５４１とを備える。これらのトランジスタとして、ｎＭＯＳトランジスタが用いられる。

スイッチ５３１は、ＳＡＲロジック回路２２０からの制御信号に従って、コモン側トランジスタ５３７のドレインと正側信号線４０８との間の経路を開閉するものである。この正側信号線４０８は、前述したように比較器４００の正側出力端子に接続されている。

スイッチ５３２は、ＳＡＲロジック回路２２０からの制御信号に従って、コモン側トランジスタ５３８のドレインと負側信号線４０９との間の経路を開閉するものである。この負側信号線４０９は、前述したように比較器４００の負側出力端子に接続されている。

スイッチ５３３は、ＳＡＲロジック回路２２０からの制御信号に従って、正側トランジスタ５３９のドレインと負側信号線４０９との間の経路を開閉するものである。スイッチ５３４は、ＳＡＲロジック回路２２０からの制御信号に従って、正側トランジスタ５３９のドレインと正側信号線４０８との間の経路を開閉するものである。

スイッチ５３５は、ＳＡＲロジック回路２２０からの制御信号に従って、負側トランジスタ５４０のドレインと正側信号線４０８との間の経路を開閉するものである。スイッチ５３６は、ＳＡＲロジック回路２２０からの制御信号に従って、負側トランジスタ５４０のドレインと負側信号線４０９との間の経路を開閉するものである。

コモン側トランジスタ５３７および５３８のソースは、スイッチトランジスタ５４１のドレインに共通に接続され、それらのゲートは、コモン電圧ＶＣＯＭの共通信号線５０７に共通に接続される。

正側トランジスタ５３９のソースは、スイッチトランジスタ５４１のドレインに接続され、そのゲートは、正側信号線５０８を介して正側共通容量５１３に接続される。負側トランジスタ５４０のソースは、スイッチトランジスタ５４１のドレインに接続され、そのゲートは、負側信号線５０９を介して負側共通容量５１４に接続される。

スイッチトランジスタ５４１のソースは、接地電圧のノードに接続され、ゲートには、イネーブル信号Ｅｎ＿Ｃｏｍｐが入力される。

コンパレータ部５２２乃至５２５のそれぞれの回路構成は、コンパレータ部５２１と同様である。ただし、これらのコンパレータ部のそれぞれのトランジスタのサイズが異なる。ここで、トランジスタの「サイズ」は、トランジスタのゲートのサイズ（ゲート幅やゲート長）を示す。例えば、ゲート幅を一定とした際は、ゲート長がサイズとして用いられる。

コンパレータ部５２５内のトランジスタのサイズを「１」とした場合、コンパレータ部５２１、５２２、５２３および５２４のそれぞれのトランジスタのサイズは、「１６」、「８」、「４」および「２」に設定される。

サイズが「１６」のコンパレータ部５２１が、ＭＳＢに対応する。コンパレータ部５２２が２ビット目に対応し、コンパレータ部５２３が、３ビット目に対応する。コンパレータ部５２４が、４ビット目に対応し、サイズが「１」のコンパレータ部５２５が、ＬＳＢに対応する。

サンプリング直後においては、全ビットのコモン側のスイッチ５３１および５３２のみが閉状態に制御され、比較結果に応じて、対応するビットの正側、負側のスイッチ５３３乃至５３６が開閉される。詳細な制御内容については後述する。

なお、分解能（Ｍビット）が５ビット以外である場合には、Ｍ個のコンパレータ部が配列される。ｍビット目のトランジスタのサイズは、ｍ＋１ビット目の２倍である。また、分解能のビット数と、コンパレータ部の個数とを一致させているが、この構成に限定されない。コンパレータ部の個数は、分解能のビット数より若干、少なくてもよい。ただし、後述するリップルのキャンセル効果が低下してしまうおそれがある。

図７は、本技術の第１の実施の形態におけるＣＤＡＣ３００およびリップルキャンセラー５００の接続状態を説明するための図である。Ｍビットの制御信号Ｄａｃ＿ｐのうち、ｍビット目をＤａｃ＿ｐ［ｍ］とする。同様に、制御信号Ｄａｃ＿ｎのうち、ｍビット目をＤａｃ＿ｎ［ｍ］とする。制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎのそれぞれのビットの初期値は、例えば、論理値「０」とする。

ＳＡＲロジック回路２２０は、比較器４００のｍ回目の比較結果を参照し、正側が負側以上である場合にＤａｃ＿ｎ［ｍ］を論理値「１」に更新する。このとき、Ｄａｃ＿ｐ［ｍ］は「０」のままである。一方、正側が負側未満である場合にＳＡＲロジック回路２２０は、Ｄａｃ＿ｐ［ｍ］を「１」に更新する。このとき、Ｄａｃ＿ｎ［ｍ］は「０」のままである。

ＣＤＡＣ３００において、Ｄａｃ＿ｐ［ｍ］およびＤａｃ＿ｎ［ｍ］が両方とも「０」である場合、ｍビット目の正側容量および負側容量は、コモン電圧ＶＣＯＭに接続される。

また、Ｄａｃ＿ｐ［ｍ］が「１」で、Ｄａｃ＿ｎ［ｍ］が「０」の場合、ｍビット目の正側容量は、正側参照電圧ＶＲＥＦＰに接続され、負側容量は、負側参照電圧ＶＲＥＦＮに接続される。

また、Ｄａｃ＿ｐ［ｍ］が「０」で、Ｄａｃ＿ｎ［ｍ］が「１」の場合、ｍビット目の正側容量は、負側参照電圧ＶＲＥＦＮに接続され、負側容量は、正側参照電圧ＶＲＥＦＰに接続される。

次に、リップルキャンセラー５００において、Ｄａｃ＿ｐ［ｍ］およびＤａｃ＿ｎ［ｍ］が両方とも「０」である場合、ｍビット目のスイッチ５３１および５３２が閉状態に移行する。これにより、ｍビット目のコモン側トランジスタ５３７および５３８のそれぞれのドレインが比較器４００の正側出力端子および負側出力端子に接続される。このとき、スイッチ５３１および５３２以外の他のスイッチは、全て開状態に移行する。

また、Ｄａｃ＿ｐ［ｍ］が「１」で、Ｄａｃ＿ｎ［ｍ］が「０」の場合、ｍビット目のスイッチ５３３および５３５が閉状態に移行する。これにより、正側トランジスタ５３９のドレインが比較器４００の負側出力端子に接続され、負側トランジスタ５４０のドレインが比較器４００の正側出力端子に接続される。このとき、スイッチ５３３および５３５以外の他のスイッチは、全て開状態に移行する。

また、Ｄａｃ＿ｐ［ｍ］が「０」で、Ｄａｃ＿ｎ［ｍ］が「１」の場合、ｍビット目のスイッチ５３４および５３６が閉状態に移行する。これにより、正側トランジスタ５３９のドレインが比較器４００の正側出力端子に接続され、負側トランジスタ５４０のドレインが比較器４００の負側出力端子に接続される。このとき、スイッチ５３４および５３６以外の他のスイッチは、全て開状態に移行する。

図８は、本技術の第１の実施の形態におけるリップルキャンセラーのスイッチの制御の一例を説明するための図である。同図では、３ビット目までの制御が終了した状態を想定している。また、同図では、比較器４００は省略されている。

最初の比較結果に基づいて、ＳＡＲロジック回路２２０は、制御信号により１６Ｃの正側容量３１１を正側参照電圧ＶＲＥＦＰに接続し、１６Ｃの負側容量３１７を負側参照電圧ＶＲＥＦＮに接続する。

２回目の比較結果に基づいて、ＳＡＲロジック回路２２０は、制御信号により８Ｃの正側容量３１２を負側参照電圧ＶＲＥＦＮに接続し、８Ｃの負側容量３１８を正側参照電圧ＶＲＥＦＰに接続する。

３回目の比較結果に基づいて、ＳＡＲロジック回路２２０は、制御信号により４Ｃの正側容量３１３を正側参照電圧ＶＲＥＦＰに接続し、４Ｃの負側容量３１９を負側参照電圧ＶＲＥＦＮに接続する。

ここで、正側参照電圧ＶＲＥＦＰにΔのリップル成分が生じたものとすると、ＣＤＡＣ３００の差動出力に生じるリップル成分Ｖ_ｄａｃは、次の式により表される。
Ｖ_ｄａｃ＝｛（１６－８＋４）Ｃ／３２Ｃ｝・Δ ・・・式１

一方、１ビット目のコンパレータ部５２１の正側トランジスタは、負側信号線４０９を介して比較器４００の負側出力端子に接続され、負側トランジスタは、正側信号線４０８を介して比較器４００の正側出力端子に接続される。同図において、白い三角は、正側トランジスタを示し、黒い三角は、コモン側トランジスタを示す。灰色の三角は、負側トランジスタを示す。

また、２ビット目のコンパレータ部５２２の正側トランジスタは、正側出力端子に接続され、負側トランジスタは、負側出力端子に接続される。３ビット目のコンパレータ部５２３の正側トランジスタは、負側出力端子に接続され、負側トランジスタは、正側出力端子に接続される。

上述の接続により、リップルキャンセラー５００内で生じるリップル成分Ｖ_{ｃａｎｃｅｌ}は、次の式により表される。
Ｖ_{ｃａｎｃｅｌ}＝－（１６Ｃ／３２）Δ'＋（８Ｃ／３２）Δ'－（４Ｃ／３２）Δ'
＝－｛（１６－８＋４）／３２｝・Δ' ・・・式２

Δ'の値は、リップルキャンセラー５００内の最小のトランジスタのサイズに依存する。最小のトランジスタのサイズは、式１のΔと、式２のΔ'とが略一致する値に調整される。

ΔとのΔ'とが略一致する場合、式１および式２より、ＣＤＡＣ３００のリップル成分と、リップルキャンセラー５００内で生じるリップル成分とは、絶対値が同等で、符号が逆になる。このため、比較器４００の出力端子で、それらが加算されると、ＣＤＡＣ３００のリップル成分がキャンセルされる。リップル成分のキャンセルにより、比較器４００の比較結果の誤差を低減することができる。

図９は、比較例におけるリップルキャンセラーの一構成例を示す回路図である。この比較例は、非特許文献１に記載されていた回路である。この比較例では、分解能をＭビットとして、リップルキャンセラー内にＭ個のコンパレータ部とＭ個の容量部とが配置される。コンパレータ部のそれぞれには、差動対のｎＭＯＳトランジスタとスイッチトランジスタとが配置され、容量部のそれぞれには、４個の容量と、６個のスイッチとが配置される。また、ＬＳＢの容量と差動対のサイズとが最も大きく、２ビット目以降は、容量およびサイズが半分になっていく。

比較例では、スイッチの制御により、ＣＤＡＣのリップル成分を打ち消すことができる。しかし、ビットごとに４個の容量を配置する必要があり、分解能が高くなるほど、回路規模が大きくなってしまう。

また、比較例では、容量部内の容量の値が大きいほど、その容量の接続先のスイッチのオン抵抗を下げる必要がある。このため、スイッチをｎＭＯＳトランジスタで実現する場合、容量の値が大きいほど、そのトランジスタのサイズを大きくする必要がある。このｎＭＯＳトランジスタは、ＣＤＡＣ３００に連動して駆動する必要があるが、ｎＭＯＳトランジスタのサイズが大きくなるほど、駆動するための消費電力が増大するおそれがある。

さらに、比較例では、分解能が高いほど、容量部とコンパレータ部とを接続する配線が多くなる。容量部のコモン電圧ＶＣＯＭの接続先のスイッチが開状態の場合、各配線は、非常にハイインピーダンスとなる。このため、外乱の影響を受ける可能性がある。特に、容量部と差動対とが離れているほど、それらの間の配線を長距離に亘って引き回す必要があり、外乱の影響を受けやすくなる。

これに対して、図６に例示したリップルキャンセラー５００では、サイズの異なるＭ対のトランジスタ（正側トランジスタ５３９および負側トランジスタ５４０）のゲートを、正側共通容量５１３および負側共通容量５１４に共通に接続している。この構成では、分解能に関わらず、容量の個数が２個で済むため、比較例よりも回路規模を削減することができる。

また、図６では、容量部内のトランジスタのドレイン側にスイッチ５３１乃至５３６を設けることにより、それらのスイッチのサイズを比較例よりも小さくすることができる。これにより、それらのスイッチの駆動するための消費電力を低減することができる。

さらに、図６では、分解能に関わらず、容量部とコンパレータ部との間の配線は３本でよいため、外乱の影響を比較例よりも抑制することができる。

［ＳＡＲＡＤＣの動作例］
図１０は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ２００の動作の一例を示すタイミングチャートである。タイミングＴ０からＴ１までのサンプリング期間に亘って、サンプリングクロックＣＬＫがハイレベルになる。この期間内に、ＣＤＡＣ３００は、サンプリングされた差動信号を取り込んで保持する。

タイミングＴ１からタイミングＴ２までの期間内に、イネーブル信号Ｅｎ＿Ｃｏｍｐに同期して、比較器４００内の差動増幅回路４２０がＭ回の比較を行う。それらの比較結果に基づいて、ＳＡＲロジック回路２２０は、制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎをＭ回、更新する。

制御信号Ｄａｃ＿ｐおよびＤａｃ＿ｎの更新に従って、ＣＤＡＣ３００は、容量の接続先を、正側参照電圧ＶＲＥＦＰおよび負側参照電圧ＶＲＥＦＮの一方に切り替える。この際に、正側参照電圧ＶＲＥＦＰや負側参照電圧ＶＲＥＦＮにリップル成分が生じる。一方、リップルキャンセラー５００内の正側信号線５０８および負側信号線５０９には、Δ_ｐおよびΔ_ｎの成分が生じる。これらのΔ_ｐおよびΔ_ｎにより、ＣＤＡＣ３００内で生じたリップル成分が除去される。

図１１は、本技術の第１の実施の形態におけるＳＡＲＡＤＣ２００の全体図の一例である。差動信号がＳＡＲＡＤＣ２００に入力される場合、ＣＤＡＣ３００は、ＳＡＲロジック回路２２０からの制御信号に基づいてアナログの差動信号を生成し、比較器４００に出力する。一方、シングルエンド信号がＳＡＲＡＤＣ２００に入力される場合、ＣＤＡＣ３００は、アナログのシングルエンド信号を生成し、比較器４００に出力する。このように、ＣＤＡＣ３００は、一対のアナログ信号の少なくとも一方を生成して比較器４００に出力する。なお、ＣＤＡＣ３００は、特許請求の範囲に記載のデジタルアナログ変換器の一例である。

比較器４００は、入力された差動信号を比較し、比較結果を生成する。ラッチ回路４３０は、その比較結果を保持し、ＳＡＲロジック回路２２０に供給する。ＳＡＲロジック回路２２０は、その比較結果に基づいて制御信号を生成し、ＣＤＡＣ３００とコンパレータ部５２１等とに供給する。なお、ＳＡＲロジック回路２２０は、特許請求の範囲に記載のロジック回路の一例である。

リップルキャンセラー５００において、正側共通容量５１３の一端が正側参照電圧ＶＲＥＦＰのノードに接続され、負側共通容量５１４の一端が負側参照電圧ＶＲＥＦＮのノードに接続される。

サンプリングスイッチ５１１および５１２は、サンプリングクロックＣＬＫに同期して、正側共通容量５１３および負側共通容量５１４のそれぞれの他端と、コモン電圧ＶＣＯＭのノードとの間の経路を開閉する。

また、サイズの異なるＭ個の正側トランジスタ５３９のそれぞれのゲートは、正側信号線５０８を介して正側共通容量５１３に共通に接続される。サイズの異なるＭ個の負側トランジスタ５４０のそれぞれのゲートは、負側信号線５０９を介して負側共通容量５１４に共通に接続される。

サイズの異なるＭ対のコモン側トランジスタのそれぞれのゲートは、コモン電圧ＶＣＯＭのノードに共通に接続される。

スイッチ５３１乃至５３６は、制御信号に基づいて、コモン側トランジスタなどのトランジスタのそれぞれのドレインと、比較器４００の出力端子との間の経路を開閉する。

このように、本技術の第１の実施の形態によれば、Ｍ個のコンパレータ部を正側共通容量５１３および負側共通容量５１４に共通に接続したため、ビットごとに複数の容量を配置する場合と比較して回路規模を削減することができる。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、リップルキャンセラー５００内のサンプリングスイッチ５１１および５１２は、サンプリング期間内にサンプリングを行っていた。これらのサンプリングスイッチ５１１および５１２は、リップルの無い安定した電圧状態でサンプリングすることが好ましい。この第２の実施の形態のＳＡＲＡＤＣ２００は、変換の終了からサンプリング開始までの期間内にサンプリングスイッチ５１１および５１２がサンプリングを行う点において第１の実施の形態と異なる。

図１２は、本技術の第２の実施の形態におけるＳＡＲＡＤＣ２００の全体図の一例である。この第２の実施の形態のＳＡＲＡＤＣ２００は、サンプリングスイッチ５１１および５１２がＳＡＲロジック回路２２０からの比較完了フラグＣｏｎｖ＿Ｅｎｄに従って開閉する点において第１の実施の形態と異なる。

第２の実施の形態のＳＡＲロジック回路２２０は、ＡＤ（Analog to Digital）変換の終了時から、サンプリングの開始時までの期間内に比較完了フラグＣｏｎｖ＿Ｅｎｄによりサンプリングスイッチ５１１および５１２を閉状態にする。

図１３は、本技術の第２の実施の形態におけるＳＡＲＡＤＣ２００の動作の一例を示すタイミングチャートである。第２の実施の形態のＳＡＲロジック回路２２０は、ＡＤ変換の終了時のタイミングＴ１１から、次のサンプリングの開始時のタイミングＴ１２までの期間内にハイレベルの比較完了フラグＣｏｎｖ＿Ｅｎｄを供給する。

ハイレベルの比較完了フラグＣｏｎｖ＿Ｅｎｄに従って、サンプリングスイッチ５１１および５１２は閉状態に移行し、サンプリングを行う。

ＳＡＲＡＤＣ２００によっては、サンプリング期間よりも、ＡＤ変換の終了時からサンプリングの開始時までの期間の方が電圧状態が安定していることがある。この場合に、同図の制御を行うことにより、リップルの影響を低減することができる。

このように、本技術の第２の実施の形態によれば、ＡＤ変換の終了時からサンプリングの開始時までの期間内にサンプリングスイッチ５１１および５１２が閉状態に移行するため、電圧状態が安定している際にサンプリングを行うことができる。

＜３．第３の実施の形態＞
上述の第１の実施の形態では、差動増幅回路４２０やリップルキャンセラー５００にｎＭＯＳトランジスタの差動対を配置していたが、それらの代わりにｐＭＯＳトランジスタの差動対を配置することもできる。この第３の実施の形態のＳＡＲＡＤＣ２００は、ｎＭＯＳトランジスタの差動対の代わりにｐＭＯＳトランジスタの差動対を配置した点において第１の実施の形態と異なる。

図１４は、本技術の第３の実施の形態における差動増幅回路４６０の一構成例を示す回路図である。この第３の実施の形態の差動増幅回路４６０は、ｐＭＯＳトランジスタ４６１乃至４６３と、ｎＭＯＳトランジスタ４６４および４６５とを備える。差動増幅回路４６０の回路構成は、それぞれのトランジスタの極性が逆である点以外は、図４に例示した差動増幅回路４２０と同様である。第４の実施の形態では、差動増幅回路４６０は、イネーブル信号Ｅｎ＿Ｃｏｍｐがハイレベルからローレベルに変化した際に比較動作を開始する。また、差動増幅回路４６０の正側入力端子の前段にインバータ４５０が挿入される。

図１５は、本技術の第３の実施の形態におけるラッチ回路４７０の一構成例を示す回路図である。この第３の実施の形態のラッチ回路４７０は、ｐＭＯＳトランジスタ４７１乃至４７６と、ｎＭＯＳトランジスタ４７７乃至４８０とを備える。ラッチ回路４７０の回路構成は、それぞれのトランジスタの極性が逆である点以外は、図１３に例示したラッチ回路４３０と同様である。

図１６は、本技術の第３の実施の形態におけるリップルキャンセラー５００の一構成例を示す回路図である。この第３の実施の形態のリップルキャンセラー５００は、コンパレータ部５２１内において、スイッチトランジスタ５５１と、コモン側トランジスタ５５２および５５３と、正側トランジスタ５５４と、負側トランジスタ５５５と、スイッチ５３１乃至５３６とを備える。これらのトランジスタとして、ｐＭＯＳトランジスタが用いられる。コンパレータ部５２２以降のコンパレータ部についても同様である。

なお、第３の実施の形態に第２の実施の形態を適用することもできる。

このように、本技術の第３の実施の形態によれば、ｎＭＯＳトランジスタの差動対の代わりにｐＭＯＳトランジスタの差動対を用いたため、イネーブル信号Ｅｎ＿Ｃｏｍｐがハイレベルからローレベルに変化した際に比較器４００が比較動作を開始する。

＜４．第４の実施の形態＞
上述の第１の実施の形態では、リップルキャンセラー５００内に参照電圧（ＶＲＥＦＰおよびＶＲＥＦＮ）に加えて、コモン電圧ＶＣＯＭを供給していたが、この構成では、コモン電圧ＶＣＯＭを生成する回路が必要となる。また、ＳＡＲＡＤＣ２００の入力コモン電圧と、ＶＣＯＭとが異なる場合、リップルのキャンセル効果が低減するおそれがある。この第４の実施の形態のＳＡＲＡＤＣ２００は、リップルキャンセラー５００へのコモン電圧ＶＣＯＭの供給を不要とした点において第１の実施の形態と異なる。

図１７は、本技術の第４の実施の形態におけるリップルキャンセラー５００の一構成例を示す回路図である。この第４の実施の形態のリップルキャンセラー５００は、容量部５１０内に、正側共通容量６１１および６１２と、サンプリングスイッチ６１３乃至６１６と、負側共通容量６１７および６１８とを備える。

正側共通容量６１１および６１２のそれぞれの一端は、正側参照電圧ＶＲＥＦＰのノードに共通に接続される。これらの正側共通容量６１１および６１２のそれぞれの容量値は、第１の実施の形態の正側共通容量５１３の半分に設定される。なお、正側共通容量６１１および６１２は、特許請求の範囲に記載の第１正側共通容量および第２正側共通容量の一例である。

サンプリングスイッチ６１３は、サンプリングクロックＣＬＫに同期して、正側共通容量６１１の他端と、サンプリングスイッチ６１５との間の経路を開閉するものである。サンプリングスイッチ６１４は、サンプリングクロックＣＬＫに同期して、正側共通容量６１２の他端と、サンプリングスイッチ６１６との間の経路を開閉するものである。

負側共通容量６１７および６１８のそれぞれの一端は、負側参照電圧ＶＲＥＦＮのノードに共通に接続される。これらの負側共通容量６１７および６１８のそれぞれの容量値は、第１の実施の形態の負側共通容量５１４の半分に設定される。なお、負側共通容量６１７および６１８は、特許請求の範囲に記載の第１負側共通容量および第２負側共通容量の一例である。

サンプリングスイッチ６１５は、サンプリングクロックＣＬＫに同期して、負側共通容量６１７の他端と、サンプリングスイッチ６１３との間の経路を開閉するものである。サンプリングスイッチ６１６は、サンプリングクロックＣＬＫに同期して、負側共通容量６１８の他端と、サンプリングスイッチ６１４との間の経路を開閉するものである。

また、正側共通容量６１１およびサンプリングスイッチ６１３の接続ノードは、正側信号線５０１に接続され、正側共通容量６１２およびサンプリングスイッチ６１４の接続ノードは、正側信号線５０２に接続される。

また、サンプリングスイッチ６１３および６１５の接続ノードは、共通信号線５０３に接続され、サンプリングスイッチ６１４および６１６の接続ノードは、共通信号線５０４に接続される。共通信号線５０３は、比較器４００の正側入力端子（すなわち、ＣＤＡＣ３００の正側出力端子）に接続され、Ｖ_{ｃｄａｃ＿ｐ}が供給される。共通信号線５０４は、比較器４００の負側入力端子（すなわち、ＣＤＡＣ３００の負側出力端子）に接続され、Ｖ_{ｃｄａｃ＿ｎ}が供給される。

また、負側共通容量６１７およびサンプリングスイッチ６１５の接続ノードは、負側信号線５０５に接続され、負側共通容量６１８およびサンプリングスイッチ６１６の接続ノードは、負側信号線５０６に接続される。

図１８は、本技術の第４の実施の形態におけるコンパレータ部５２１の一構成例を示す回路図である。この第４の実施の形態のコンパレータ部５２１には、コモン側トランジスタ５３７および５３８の代わりに、コモン側トランジスタ６２１乃至６２４が配置される。また、正側トランジスタ５３９の代わりに正側トランジスタ６２５および６２６が配置され、負側トランジスタ５４０の代わりに負側トランジスタ６２７および６２８が配置される。第５の実施の形態のトランジスタのそれぞれのサイズは、第１の実施の形態の半分に設定される。コンパレータ部５２１、５２２、５２３、５２４および５２５のそれぞれのトランジスタのサイズは、「８」、「４」、「２」、「１」および「１／２」に設定される。

また、コモン側トランジスタ６２１および６２２のドレインは、スイッチ５３１に接続され、それらのゲートは、共通信号線５０３に接続される。コモン側トランジスタ６２３および６２４のドレインは、スイッチ５３２に接続され、それらのゲートは、共通信号線５０４に接続される。

なお、コモン側トランジスタ６２１および６２２は、特許請求の範囲に記載の第１コモン側トランジスタの一例であり、コモン側トランジスタ６２３および６２４は、特許請求の範囲に記載の第２コモン側トランジスタの一例である。

正側トランジスタ６２５および６２６のドレインは、スイッチ５３３および５３４の両方に接続される。正側トランジスタ６２５のゲートは、正側信号線５０１に接続され、正側トランジスタ６２６のゲートは、正側信号線５０２に接続される。なお、正側トランジスタ６２５および６２６は、特許請求の範囲に記載の第１正側トランジスタおよび第２正側トランジスタの一例である。

負側トランジスタ６２７および６２８のドレインは、スイッチ５３５および５３６の両方に接続される。負側トランジスタ６２７のゲートは、負側信号線５０５に接続され、負側トランジスタ６２８のゲートは、負側信号線５０６に接続される。なお、負側トランジスタ６２７および６２８は、特許請求の範囲に記載の第１負側トランジスタおよび第２負側トランジスタの一例である。

コモン側のスイッチ５３１および５３２が閉状態の場合、コモン側の４つのトランジスタは放電動作を行う。８／３２（＝１／４）のサイズのトランジスタのトランスコンダクタンスを１／４×ｇ_ｍとすると、スイッチ５３１および５３２に流れる電流Ｉ_ｃは次の式で表される。
Ｉ_ｃ＝（ｇ_ｍ／４）×（Ｖ_{ｃｄａｃ＿ｐ}＋Ｖ_{ｃｄａｃ＿ｎ}）
＝（ｇ_ｍ／２）×（Ｖ_{ｃｄａｃ＿ｃｏｍ}） ・・・式３

ここで、Ｖ_{ｃｄａｃ＿ｃｏｍ}は、差動信号であるＶ_{ｃａｄｃ＿ｐ}とＶ_{ｃａｄｃ＿ｎ}のコモン電圧に等しい。仮に、Ｖ_{ｃｄａｃ＿ｃｏｍ}＝ＶＣＯＭであるならば、Ｉ_ｃは第１の実施の形態のコモン側トランジスタ５３７および５３８が流そうとする電流と同じになる。このように、コモン電圧ＶＣＯＭがない場合でも、第１の実施の形態と同等の電流を流すことが可能となり、所望の回路動作が実現できる。

一方、スイッチ５３３および５３４の一方と、スイッチ５３５および５３６の一方とが閉状態の場合も、比較動作するタイミングで、これらの接続先のトランジスタは放電動作を行う。このとき、ドレイン側のスイッチに流れる電流はそれぞれ次の式により表される。
Ｉ_ｐ＝（ｇ_ｍ／４）×（Ｖ_{ｃｄａｃ＿ｐ}＋Ｖ_{ｃｄａｃ＿ｎ}＋２×Δ_ｐ）
＝（ｇ_ｍ／２）×（Ｖ_{ｃｄａｃ＿ｃｏｍ}＋Δ_ｐ） ・・・式４
Ｉ_ｎ＝（ｇ_ｍ／４）×（Ｖ_{ｃｄａｃ＿ｐ}＋Ｖ_{ｃｄａｃ＿ｎ}＋２×Δ_ｎ）
＝（ｇ_ｍ／２）×（Ｖ_{ｃｄａｃ＿ｃｏｍ}＋Δ_ｎ） ・・・式５

式４および式５のΔ_ｐおよびΔ_ｎは、それぞれ、正側参照電圧ＶＲＥＦＰおよび負側参照電圧ＶＲＥＦＮに発生するリップル成分である。仮に、Ｖ_{ｃｄａｃ＿ｃｏｍ}＝ＶＣＯＭであるならば、電流Ｉ_ｃおよびＩ_ｎは第１の実施の形態の正側トランジスタおよび負側トランジスタが流そうとする電流と同じになる。このように、コモン電圧ＶＣＯＭがない場合でも、第１の実施の形態と同等の電流を流すことが可能となり、所望の回路動作が実現できる。

なお、第４の実施の形態に、第２、第３の実施の形態を適用することもできる。

このように、本技術の第４の実施の形態によれば、トランジスタのそれぞれをサイズが半分の２つに分離し、容量のそれぞれを容量値が半分の２つに分離して、第１の実施の形態と同等の電流を生成するため、コモン電圧ＶＣＯＭが不要となる。

＜５．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図２０は、撮像部１２０３１の設置位置の例を示す図である。

図２０では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の電子機器１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、その回路規模を削減することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、
前記一対のアナログ信号を比較して比較結果を生成して出力する比較器と、
前記比較結果に基づいて前記制御信号を生成するロジック回路と、
サイズの異なる複数の正側トランジスタと、
サイズの異なる複数の負側トランジスタと、
前記複数の正側トランジスタと前記複数の負側トランジスタとのそれぞれのソースおよびドレインの一方と前記比較器の出力端子との間の経路を前記制御信号に基づいて開閉する複数のスイッチと、
所定の正側参照電圧のノードに一端が接続され、前記複数の正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、
前記正側参照電圧より低い負側参照電圧のノードに一端が接続され、前記複数の負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量と
を具備するアナログデジタル変換器。
（２）前記一対のアナログ信号は、差動信号であり、
前記デジタルアナログ変換器は、前記差動信号を生成する
前記（１）記載のアナログデジタル変換器。
（３）前記正側共通容量および前記負側共通容量のそれぞれの前記他端と前記正側参照電圧および前記負側参照電圧の間のコモン電圧との間の経路を開閉するサンプリングスイッチをさらに具備する前記（１）または（２）に記載のアナログデジタル変換器。
（４）前記サンプリングスイッチは、所定のサンプリング期間内に閉状態に移行する
前記（３）記載のアナログデジタル変換器。
（５）前記サンプリングスイッチは、アナログデジタル変換の終了時からサンプリングの開始時までの期間内に閉状態に移行する
前記（３）記載のアナログデジタル変換器。
（６）前記比較結果を保持して前記ロジック回路に供給するラッチ回路をさらに具備する前記（１）から（５）のいずれかに記載のアナログデジタル変換器。
（７）前記複数の正側トランジスタと前記複数の負側トランジスタとのそれぞれは、ｎＭＯＳトランジスタである
前記（１）から（６）のいずれかに記載のアナログデジタル変換器。
（８）前記複数の正側トランジスタと前記複数の負側トランジスタとのそれぞれは、ｐＭＯＳトランジスタである
前記（１）から（６）のいずれかに記載のアナログデジタル変換器。
（９）サイズの異なる複数対のコモン側トランジスタをさらに具備し、
前記複数対のコモン側トランジスタのそれぞれのゲートは、前記正側参照電圧および前記負側参照電圧の間のコモン電圧のノードに接続される
前記（１）から（８）のいずれかに記載のアナログデジタル変換器。
（１０）サイズの異なる複数対の第１コモン側トランジスタと、
サイズの異なる複数対の第２コモン側トランジスタと
をさらに具備し、
前記正側共通容量は、第１正側共通容量および第２正側共通容量を含み、
前記負側共通容量は、第１負側共通容量および第２負側共通容量を含み、
前記複数の正側トランジスタは、
サイズの異なる複数の第１正側トランジスタと、
サイズの異なる複数の第２正側トランジスタと
を含み、
前記複数の負側トランジスタは、
サイズの異なる複数の第１負側トランジスタと、
サイズの異なる複数の第２負側トランジスタと
を含み、
前記複数の第１正側トランジスタのそれぞれのゲートは、前記第１正側共通容量に共通に接続され、
前記複数の第２正側トランジスタのそれぞれのゲートは、前記第２正側共通容量に共通に接続され、
前記複数の第１負側トランジスタのそれぞれのゲートは、前記第１負側共通容量に共通に接続され、
前記複数の第２負側トランジスタのそれぞれのゲートは、前記第２負側共通容量に共通に接続される
前記（１）から（８）のいずれかに記載のアナログデジタル変換器。
（１１）所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、
前記一対のアナログ信号を比較して比較結果を生成して出力する比較器と、
前記比較結果に基づいて前記制御信号を生成するとともにデジタル信号を出力するロジック回路と、
サイズの異なる複数の正側トランジスタと、
サイズの異なる複数の負側トランジスタと、
前記複数の正側トランジスタと前記複数の負側トランジスタとのそれぞれのソースおよびドレインの一方と前記比較器の出力端子との間の経路を前記制御信号に基づいて開閉する複数のスイッチと、
所定の正側参照電圧のノードに一端が接続され、前記複数の正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、
前記正側参照電圧より低い負側参照電圧のノードに一端が接続され、前記複数の負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量と、
前記デジタル信号を処理するデジタル信号処理回路と
を具備する電子機器。

１００ 電子機器
１１０ アナログ信号生成部
１２０ デジタル信号処理部
２００ ＳＡＲＡＤＣ
２１１、２１２、５１１、５１２、６１３～６１６ サンプリングスイッチ
２２０ ＳＡＲロジック回路
３００ ＣＤＡＣ
３１１～３１６ 正側容量
３１７～３２２ 負側容量
３３０ 正側切替部
３３１～３３６ 正側切替回路
３４０ 負側切替部
３４１～３４６ 負側切替回路
３５１～３５３、５３１～５３６ スイッチ
４００ 比較器
４１０ イネーブル制御部
４１１ インバータ
４１２ ＮＯＲ（否定論理和）ゲート
４１３ ＡＮＤ（論理積）ゲート
４２０、４６０ 差動増幅回路
４２１、４２２、４３１～４３４、４６１～４６３、４７１～４７６ ｐＭＯＳトランジスタ
４２３～４２５、４３５～４４０、４６４、４６５、４７７～４８０ ｎＭＯＳトランジスタ
４３０、４７０ ラッチ回路
５００ リップルキャンセラー
５１０ 容量部
５１３、６１１、６１２ 正側共通容量
５１４、６１７、６１８ 負側共通容量
５２１～５２５ コンパレータ部
５３７、５３８、５５２、５５３、６２１～６２４ コモン側トランジスタ
５３９、５５４、６２５、６２６ 正側トランジスタ
５４０、５５５、６２７、６２８ 負側トランジスタ
５４１、５５１ スイッチトランジスタ
１２０３１ 撮像部

Claims (10)

1. 所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、
   前記一対のアナログ信号を比較して比較結果を生成して出力する差動増幅回路と、
   前記比較結果を保持して出力するラッチ回路と、
   前記出力された比較結果に基づいて前記制御信号を生成するロジック回路と、
   前記デジタルアナログ変換器の出力信号のリップル成分と符号が逆の成分を生成して前記差動増幅回路の出力端子に供給するリップルキャンセラーと
   を具備し、
   前記リップルキャンセラーは、
   サイズの異なるＭ（Ｍは、整数）個の正側トランジスタと、
   サイズの異なるＭ個の負側トランジスタと、
   前記正側トランジスタと前記負側トランジスタとのそれぞれのソースおよびドレインの一方と前記出力端子との間の経路を前記制御信号に基づいて開閉する複数のスイッチと、
   所定の正側参照電圧のノードに一端が接続され、前記正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、
   前記正側参照電圧より低い負側参照電圧のノードに一端が接続され、前記負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量と
   を備え、
   ｍ（ｍは、１からＭの整数）個目の前記正側トランジスタのサイズは、ｍ＋１個目の前記正側トランジスタのサイズの２倍であり、
   ｍ個目の前記負側トランジスタのサイズは、ｍ＋１個目の前記負側トランジスタのサイズの２倍であり、
   前記正側トランジスタのそれぞれのソースおよびドレインの他方と前記負側トランジスタのそれぞれのソースおよびドレインの他方とは、接地電圧のノードに接続される
   逐次比較型のアナログデジタル変換器。
2. 前記一対のアナログ信号は、差動信号であり、
   前記デジタルアナログ変換器は、前記差動信号を生成する
   請求項１記載のアナログデジタル変換器。
3. 前記正側共通容量および前記負側共通容量のそれぞれの前記他端と前記正側参照電圧および前記負側参照電圧の間のコモン電圧との間の経路を開閉するサンプリングスイッチをさらに具備する請求項１記載のアナログデジタル変換器。
4. 前記サンプリングスイッチは、所定のサンプリング期間内に閉状態に移行する
   請求項３記載のアナログデジタル変換器。
5. 前記サンプリングスイッチは、アナログデジタル変換の終了時からサンプリングの開始時までの期間内に閉状態に移行する
   請求項３記載のアナログデジタル変換器。
6. 前記正側トランジスタと前記負側トランジスタとのそれぞれは、ｎＭＯＳトランジスタである
   請求項１記載のアナログデジタル変換器。
7. 前記正側トランジスタと前記負側トランジスタとのそれぞれは、ｐＭＯＳトランジスタである
   請求項１記載のアナログデジタル変換器。
8. 前記リップルキャンセラーは、サイズの異なる複数対のコモン側トランジスタをさらに備え、
   前記複数対のコモン側トランジスタのそれぞれのゲートは、前記正側参照電圧および前記負側参照電圧の間のコモン電圧のノードに接続される
   請求項１記載のアナログデジタル変換器。
9. 前記リップルキャンセラーは、
   サイズの異なる複数対の第１コモン側トランジスタと、
   サイズの異なる複数対の第２コモン側トランジスタと
   をさらに備え、
   前記正側共通容量は、第１正側共通容量および第２正側共通容量を含み、
   前記負側共通容量は、第１負側共通容量および第２負側共通容量を含み、
   前記複数の正側トランジスタは、
   サイズの異なる複数の第１正側トランジスタと、
   サイズの異なる複数の第２正側トランジスタと
   を含み、
   前記複数の負側トランジスタは、
   サイズの異なる複数の第１負側トランジスタと、
   サイズの異なる複数の第２負側トランジスタと
   を含み、
   前記複数の第１正側トランジスタのそれぞれのゲートは、前記第１正側共通容量に共通に接続され、
   前記複数の第２正側トランジスタのそれぞれのゲートは、前記第２正側共通容量に共通に接続され、
   前記複数の第１負側トランジスタのそれぞれのゲートは、前記第１負側共通容量に共通に接続され、
   前記複数の第２負側トランジスタのそれぞれのゲートは、前記第２負側共通容量に共通に接続される
   請求項１記載のアナログデジタル変換器。
10. 所定の制御信号に従って一対のアナログ信号の少なくとも一方を生成するデジタルアナログ変換器と、前記一対のアナログ信号を比較して比較結果を生成して出力する差動増幅回路と、前記比較結果を保持して出力するラッチ回路と、前記出力された比較結果に基づいて前記制御信号を生成するとともにデジタル信号を出力するロジック回路と、前記デジタルアナログ変換器の出力信号のリップル成分と符号が逆の成分を生成して前記差動増幅回路の出力端子に供給するリップルキャンセラーとを備える逐次比較型のアナログデジタル変換器と
    前記デジタル信号を処理するデジタル信号処理回路と
    を具備し、
    前記リップルキャンセラーは、
    サイズの異なるＭ（Ｍは、整数）個の正側トランジスタと、
    サイズの異なるＭ個の負側トランジスタと、
    前記正側トランジスタと前記負側トランジスタとのそれぞれのソースおよびドレインの一方と前記出力端子との間の経路を前記制御信号に基づいて開閉する複数のスイッチと、
    所定の正側参照電圧のノードに一端が接続され、前記正側トランジスタのそれぞれのゲートに共通に他端が接続された正側共通容量と、
    前記正側参照電圧より低い負側参照電圧のノードに一端が接続され、前記負側トランジスタのそれぞれのゲートに共通に他端が接続された負側共通容量と
    を備え、
    ｍ（ｍは、１からＭの整数）個目の前記正側トランジスタのサイズは、ｍ＋１個目の前記正側トランジスタのサイズの２倍であり、
    ｍ個目の前記負側トランジスタのサイズは、ｍ＋１個目の前記負側トランジスタのサイズの２倍であり、
    前記正側トランジスタのそれぞれのソースおよびドレインの他方と前記負側トランジスタのそれぞれのソースおよびドレインの他方とは、接地電圧のノードに接続される
    電子機器。