JP7746401B2 - エンコーディングおよびデコーディング方法、およびデバイス、並びにシステム - Google Patents
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Description
前記既定の関数セットは、
により、決定される。
により、決定される。
装置。
本開示の第1実施形態において、改良されたハミング符号(DE-Hamming)(180、170)が提供される。コード長は180であり、送信されるべき情報ビットの長さは170である。本発明に従ったハミング符号(DE-Hamming)は、従来のハミング符号(DE-Hamming)に基づいて獲得され得るものであり、そして、二重拡張(double extension)、すなわち、m=8かつq=76、を実行している。デコーディングは、有限体(finite field)GF(28)に基づいて実行されると考えられ得る。本開示に従ったハミング符号(DE-Hamming)のターゲットパリティチェック行列HDEは、式(2)の形式である。
得られる。
本開示の第2実施形態において、改良されたハミング符号(DE-Hamming)(128,119)が提供される。コード長は128であり、送信されるべき情報ビットの長さは119、m=7、かつq=0である。本発明に従ったハミング符号(DE-Hamming)(128,119)は、従来のハミング符号(DE-Hamming)(127,120)に基づいて、二重拡張を実行することにより獲得され得るものであり、すなわち、m=7、かつq=0、を実行している。デコーディングは、有限体GF(27)に基づいて実行されると考えられ得る。本開示に従ったハミング符号(DE-Hamming)(128,119)のターゲットパリティチェック行列HDEは、式(2)の形式である。
得られる。
本開示の第3実施形態において、改良されたハミング符号(DE-Hamming)(64,56)が提供される。コード長は64であり、送信されるべき情報ビットの長さは56である。ハミング符号(DE-Hamming)(64,56)は、従来のハミング符号(DE-Hamming)(63,57)に基づいて、二重拡張を実行することにより獲得され得るものであり、すなわち、m=6、かつq=0である。デコーディングは、有限体GF(26)に基づいて実行されると考えられ得る。本開示に従ったハミング符号(DE-Hamming)のターゲットパリティチェック行列HDEは、式(2)の形式である。
得られる。
本開示の第4実施形態において、短縮二重拡張ハミング符号(DE-Hamming)(2m-q,2m-2-m-q)が提供される。ここで、mは所与のものである。式(19)に示されるように、長さqの短縮ビットが選択され、異なる符号冗長度(code redundancy)OHを実装する。ここで、0≦q<(2m-1)/2である。
Claims (17)
- エンコーディング方法であって、
エンコーディングのための生成行列を獲得するステップであり、
前記生成行列は、エンコーディングのためのハミング符号のターゲットパリティチェック行列に基づいて決定され、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記生成行列を使用することによって情報ビットをエンコーディングするステップであり、
エンコーディングされたデータストリームを獲得する、
ステップと、
前記エンコーディングされたデータストリームを送信するステップと、
を含み、
前記ハミング符号のコード長は180であり、
前記情報ビットの長さは170であり、
前記ターゲットパリティチェック行列の第10行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S8,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,iとして、前記非オールゼロ行ベクトルに対応する列ベクトルの要素S8,iを決定し、
ここで、iは、0以上、かつ、180未満の整数であり、
であり、かつ、
S8,i、S7,i、S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - エンコーディング方法であって、
エンコーディングのための生成行列を獲得するステップであり、
前記生成行列は、エンコーディングのためのハミング符号のターゲットパリティチェック行列に基づいて決定され、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記生成行列を使用することによって情報ビットをエンコーディングするステップであり、
エンコーディングされたデータストリームを獲得する、
ステップと、
前記エンコーディングされたデータストリームを送信するステップと、
を含み、
前記ハミング符号のコード長は128であり、
前記情報ビットの長さは119であり、
前記ターゲットパリティチェック行列の第8行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S7,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,i、S7,i=h(S0,i,S1,i,S2,i)=S0,i∧S2,i、および、S7,i=h(S0,i,S1,i,S2,i)=S1,i∧S2,iのうちの1つとして、前記非オールゼロ行ベクトルに対応する列ベクトルの要素S7,iを決定し、
ここで、iは、0以上、かつ、128未満の整数であり、
であり、かつ、
S7,i、S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - エンコーディング方法であって、
エンコーディングのための生成行列を獲得するステップであり、
前記生成行列は、エンコーディングのためのハミング符号のターゲットパリティチェック行列に基づいて決定され、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記生成行列を使用することによって情報ビットをエンコーディングするステップであり、
エンコーディングされたデータストリームを獲得する、
ステップと、
前記エンコーディングされたデータストリームを送信するステップと、
を含み、
前記ハミング符号のコード長は64であり、
前記情報ビットの長さは56であり、
前記ターゲットパリティチェック行列の第7行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S6,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,i、S6,i=h(S0,i,S1,i,S2,i)=S0,i∧S2,i、および、S6,i=h(S0,i,S1,i,S2,i)=S1,i∧S2,iのうちの1つとして、非オールゼロ行ベクトルに対応する列ベクトルの要素S6,iを決定し、
ここで、iは、0以上、かつ、64未満の整数であり、
であり、かつ、
S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - 前記生成行列は、システムチェック行列に基づいて決定され、かつ、
前記システムチェック行列は、前記ターゲットパリティチェック行列を変換することによって獲得される、
請求項1乃至3いずれか一項に記載の方法。 - 前記既定の関数セットは、前記ターゲットパリティチェック行列に基づいて拡張された前記非オールゼロ行ベクトルを決定するための複数の候補関数を含む、
請求項1乃至3いずれか一項に記載の方法。 - 前記ターゲットパリティチェック行列は、
前記複数の候補関数に基づいて、複数の候補パリティチェック行列を決定するステップと、
前記複数の候補パリティチェック行列から非特異行列を選択するステップであり、
第1候補パリティチェック行列セットを獲得する、
ステップと、
前記第1候補パリティチェック行列セットを、系統的な形式の第2候補パリティチェック行列セットへと変換するステップと、
前記第2候補パリティチェック行列セット内の各候補パリティチェック行列に関連付けられた第3パラメータを決定するステップであり、
前記第3パラメータは、前記ハミング符号のエンコーディング複雑性を示す、
ステップと、
前記第3パラメータに基づいて、前記第1候補パリティチェック行列セットから、候補パリティチェック行列の第1グループを選択するステップと、
前記候補パリティチェック行列の第1グループから、前記ターゲットパリティチェック行列を決定するステップと、
により、決定される、
請求項5に記載の方法。 - 前記ターゲットパリティチェック行列は、
前記候補パリティチェック行列の第1グループ内の各候補パリティチェック行列に関連付けられた第4パラメータを決定するステップであり、
前記第4パラメータは、前記候補パリティチェック行列の第1グループ内の各候補パリティチェック行列に対応する前記ハミング符号の最小コード重みの量を示す、
ステップと、
前記第4パラメータに基づいて、前記候補パリティチェック行列の第1グループから候補パリティチェック行列の第2グループを選択するステップと
前記候補パリティチェック行列の第2グループから、前記ターゲットパリティチェック行列を決定するステップと、
により、前記候補パリティチェック行列の第1グループから決定される、
請求項6に記載の方法。 - 前記ターゲットパリティチェック行列は、
前記複数の候補関数に基づいて、複数の候補パリティチェック行列を決定するステップと、
前記複数の候補パリティチェック行列から非特異行列を選択するステップであり、
第1候補パリティチェック行列セットを獲得する、
ステップと、
前記第1候補パリティチェック行列セットを、系統的な形式の第2候補パリティチェック行列セットへと変換するステップと、
前記第2候補パリティチェック行列セット内の各候補パリティチェック行列に関連付けられた第4パラメータを決定するステップであり、
前記第4パラメータは、前記第2候補パリティチェック行列セット内の各候補パリティチェック行列に対応する前記ハミング符号の最小コード重みの量を示す、
ステップと、
前記第4パラメータに基づいて、前記第1候補パリティチェック行列セットから、候補パリティチェック行列の第1グループを選択するステップと、
前記候補パリティチェック行列の第1グループから、前記ターゲットパリティチェック行列を決定するステップと、
により、決定される、
請求項5に記載の方法。 - 前記ターゲットパリティチェック行列は、
前記候補パリティチェック行列の第1グループ内の各候補パリティチェック行列に関連付けられた第3パラメータを決定するステップであり、
前記第3パラメータは、前記ハミング符号のエンコーディング複雑性を示す、
ステップと、
前記候補パリティチェック行列の第1グループから、候補パリティチェック行列の第2グループを選択するステップであり、
前記候補パリティチェック行列の第2グループは、既定の閾値未満の前記第3パラメータを有する、
ステップと、
前記候補パリティチェック行列の第2グループから、前記ターゲットパリティチェック行列を決定するステップと、
により、前記候補パリティチェック行列の第1グループから決定される、
請求項8に記載の方法。 - 前記系統的な形式の第2候補パリティチェック行列セットは、
前記第1候補パリティチェック行列セット内の各候補パリティチェック行列について、
少なくともいくつかの線形独立列ベクトルを、対応する候補パリティチェック行列の右端まで、右から左へ移動するステップと、
前記対応する候補パリティチェック行列の右部分が単位行列であるように、基本行変換を実行するステップと、
による、変換を通じて獲得される、
請求項6または8に記載の方法。 - 前記ターゲットパリティチェック行列は、
前記関数セットにおける前記候補パリティチェック行列の第2グループ内の各候補パリティチェック行列に対応する関数の操作量を決定するステップと、
前記操作量に基づいて、前記ターゲットパリティチェック行列を決定するステップと、
により、前記候補パリティチェック行列の第2グループから決定される、
請求項7または9に記載の方法。 - デコーディング方法であって
データストリームを受信するステップと、
デコーディングのためにハミング符号のターゲットパリティチェック行列を獲得するステップであり、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記ターゲットパリティチェック行列を使用することにより、前記データストリームをデコーディングするステップと、
を含み、
前記ハミング符号のコード長は180であり、
情報ビットの長さは170であり、
前記ターゲットパリティチェック行列の第10行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S8,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,iとして、前記非オールゼロ行ベクトルに対応する列ベクトルの要素S8,iを決定し、
であり、ここで、iは、0以上、かつ、180未満の整数であり、
S8,i、S7,i、S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - デコーディング方法であって
データストリームを受信するステップと、
デコーディングのためにハミング符号のターゲットパリティチェック行列を獲得するステップであり、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記ターゲットパリティチェック行列を使用することにより、前記データストリームをデコーディングするステップと、
を含み、
前記ハミング符号のコード長は128であり、
情報ビットの長さは119であり、
前記ターゲットパリティチェック行列の第8行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S7,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,i、S7,i=h(S0,i,S1,i,S2,i)=S0,i∧S2,i、および、S7,i=h(S0,i,S1,i,S2,i)=S1,i∧S2,iのうちの1つとして、前記非オールゼロ行ベクトルに対応する列ベクトルの要素S7,iを決定し、
ここで、iは、0以上、かつ、128未満の整数であり、
であり、かつ、
S7,i、S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - デコーディング方法であって
データストリームを受信するステップと、
デコーディングのためにハミング符号のターゲットパリティチェック行列を獲得するステップであり、
前記ターゲットパリティチェック行列は、デコーディングのためのターゲット関数に基づいて決定され、
前記ターゲット関数は、非オールゼロ行ベクトルを決定するために使用され、かつ、
前記ターゲット関数は、既定の関数セットのうちの1つである、
ステップと、
前記ターゲットパリティチェック行列を使用することにより、前記データストリームをデコーディングするステップと、
を含み、
前記ハミング符号のコード長は64であり、
情報ビットの長さは56であり、
前記ターゲットパリティチェック行列の第7行における全ての要素は1であり、かつ、
前記ターゲット関数は、関数h(S0,i,S1,i,S2,i)であり、S6,i=h(S0,i,S1,i,S2,i)=S0,i∧S1,i、S6,i=h(S0,i,S1,i,S2,i)=S0,i∧S2,i、および、S6,i=h(S0,i,S1,i,S2,i)=S1,i∧S2,iのうちの1つとして、非オールゼロ行ベクトルに対応する列ベクトルの要素S6,iを決定し、
ここで、iは、0以上、かつ、64未満の整数であり、
であり、かつ、
S6,i、S5,i、S4,i、S3,i、S2,i、S1,i、およびS0,iは、それぞれに、前記ターゲットパリティチェック行列の行ベクトルに対応している列ベクトルの要素である、
方法。 - エンコーディング装置であって
少なくとも1つのプロセッサと、
データを含む、少なくとも1つのメモリと、
を含み、
前記少なくとも1つのプロセッサは、請求項1乃至11いずれか一項に記載の方法を実行するように構成されている、
エンコーディング装置。 - デコーディング装置であって、
少なくとも1つのプロセッサと、
データを含む、少なくとも1つのメモリと、
を含み、
前記少なくとも1つのプロセッサは、請求項12乃至14いずれか一項に記載の方法を実行するように構成されている、
デコーディング装置。 - 通信システムであって
請求項15に記載のエンコーディング装置と、
請求項16に記載のデコーディング装置と、
を含む、システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110293130.9 | 2021-03-18 | ||
| CN202110293130.9A CN115118287A (zh) | 2021-03-18 | 2021-03-18 | 用于编解码的方法、设备和系统 |
| PCT/CN2022/081021 WO2022194170A1 (zh) | 2021-03-18 | 2022-03-15 | 用于编解码的方法、设备和系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2024511046A JP2024511046A (ja) | 2024-03-12 |
| JP7746401B2 true JP7746401B2 (ja) | 2025-09-30 |
Family
ID=83321722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023557239A Active JP7746401B2 (ja) | 2021-03-18 | 2022-03-15 | エンコーディングおよびデコーディング方法、およびデバイス、並びにシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US12500607B2 (ja) |
| EP (1) | EP4322411B1 (ja) |
| JP (1) | JP7746401B2 (ja) |
| CN (1) | CN115118287A (ja) |
| WO (1) | WO2022194170A1 (ja) |
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- 2022-03-15 WO PCT/CN2022/081021 patent/WO2022194170A1/zh not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2024511046A (ja) | 2024-03-12 |
| CN115118287A (zh) | 2022-09-27 |
| US12500607B2 (en) | 2025-12-16 |
| EP4322411A4 (en) | 2024-07-10 |
| US20240007131A1 (en) | 2024-01-04 |
| EP4322411B1 (en) | 2025-11-26 |
| WO2022194170A1 (zh) | 2022-09-22 |
| EP4322411C0 (en) | 2025-11-26 |
| EP4322411A1 (en) | 2024-02-14 |
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