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JP7747846B2 - 半導体装置 - Google Patents
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JP7747846B2 - 半導体装置 - Google Patents

半導体装置

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JP7747846B2
JP7747846B2 JP2024176548A JP2024176548A JP7747846B2 JP 7747846 B2 JP7747846 B2 JP 7747846B2 JP 2024176548 A JP2024176548 A JP 2024176548A JP 2024176548 A JP2024176548 A JP 2024176548A JP 7747846 B2 JP7747846 B2 JP 7747846B2
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Description

本発明の一態様は、半導体装置に関する。
また、本発明の一形態は半導体装置に関する。なお、本発明の一形態は上記の技術分野
に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法
に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ
、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、制御システム
、半導体回路及び電子機器は、半導体装置を有する場合がある。
チャネル形成領域が金属酸化物（酸化物半導体ともいう）で構成されるトランジスタ（
ＯＳトランジスタ）はオフ時に流れるリーク電流（オフ電流）が極めて小さいため、低消
費電力向けの論理回路への応用が期待されている。例えば、特許文献１では、ｎチャネル
型トランジスタのＯＳトランジスタで構成される単極性のインバータ回路が提案されてい
る。
米国特許出願公開第２０１１／８４７３１号明細書
ｎチャネル型トランジスタのみで論理回路を構成する場合、出力電圧が閾値電圧分、降
下するといった問題が生じる。また電源線間に貫通電流が流れる構成となるため、消費電
力が増大するといった問題が生じる。
また、チャネル形成領域がシリコンで構成されるトランジスタ（Ｓｉトランジスタ）で
は、論理回路を構成するトランジスタが高温にさらされることで電気特性が変動する。電
気特性の変動は、トランジスタのオン／オフ比の低下を招くため、正常な回路動作を維持
できなくなるといった問題が生じる。
上述の諸問題を鑑み、本発明の一態様は、信頼性に優れた半導体装置を提供することを
課題の一とする。または本発明の一態様は、低消費電力化に優れた半導体装置を提供する
ことを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１入力端子および第２入力端子と、第１出力端子および第２出力
端子と、第１配線および第２配線と、第１乃至第４トランジスタと、を有し、第１トラン
ジスタは、ソースまたはドレインの一方が第１配線に電気的に接続され、ゲートまたはバ
ックゲートの一方が第１入力端子に電気的に接続され、ソースまたはドレインの他方およ
びゲートまたはバックゲートの他方が第２出力端子に電気的に接続され、第２トランジス
タは、ソースまたはドレインの一方が第１配線に電気的に接続され、ゲートまたはバック
ゲートの一方が第２入力端子に電気的に接続され、ソースまたはドレインの他方およびゲ
ートまたはバックゲートの他方が第１出力端子に電気的に接続され、第３トランジスタは
、ゲートおよびバックゲートが第１入力端子に電気的に接続され、ソースまたはドレイン
の一方が第１出力端子に電気的に接続され、ソースまたはドレインの他方が第２配線に電
気的に接続され、第４トランジスタは、ゲートおよびバックゲートが第２入力端子に電気
的に接続され、ソースまたはドレインの一方が第２出力端子に電気的に接続され、ソース
またはドレインの他方が第２配線に電気的に接続される、半導体装置である。
本発明の一態様は、第１入力端子および第２入力端子と、第１出力端子および第２出力
端子と、第１乃至第３配線と、第１乃至第８トランジスタと、を有し、第１トランジスタ
は、ソースまたはドレインの一方が第１配線に電気的に接続され、ゲートまたはバックゲ
ートの一方が第１入力端子に電気的に接続され、ソースまたはドレインの他方およびゲー
トまたはバックゲートの他方が第２トランジスタのゲートおよびバックゲートに電気的に
接続され、第２トランジスタは、ソースまたはドレインの一方が第２配線に電気的に接続
され、ソースまたはドレインの他方が第２出力端子に電気的に接続され、第３トランジス
タは、ソースまたはドレインの一方が第１配線に電気的に接続され、ゲートまたはバック
ゲートの一方が第２入力端子に電気的に接続され、ソースまたはドレインの他方およびゲ
ートまたはバックゲートの他方が第４トランジスタのゲートおよびバックゲートに電気的
に接続され、第４トランジスタは、ソースまたはドレインの一方が第２配線に電気的に接
続され、ソースまたはドレインの他方が第１出力端子に電気的に接続され、第５トランジ
スタは、ゲートおよびバックゲートが第１入力端子に電気的に接続され、ソースまたはド
レインの一方が第４トランジスタのゲートおよびバックゲートに電気的に接続され、ソー
スまたはドレインの他方が第３配線に電気的に接続され、第６トランジスタは、ゲートお
よびバックゲートが第１入力端子に電気的に接続され、ソースまたはドレインの一方が第
１出力端子に電気的に接続され、ソースまたはドレインの他方が第３配線に電気的に接続
され、第７トランジスタは、ゲートおよびバックゲートが第２入力端子に電気的に接続さ
れ、ソースまたはドレインの一方が第２トランジスタのゲートおよびバックゲートに電気
的に接続され、ソースまたはドレインの他方が第３配線に電気的に接続され、第８トラン
ジスタは、ゲートおよびバックゲートが第２入力端子に電気的に接続され、ソースまたは
ドレインの一方が第２出力端子に電気的に接続され、ソースまたはドレインの他方が第３
配線に電気的に接続される半導体装置である。
本発明の一態様において、第１の配線に与える第１電位は、第２の配線に与える第２電
位よりも高い半導体装置が好ましい。
本発明の一態様において、第１乃至第４トランジスタは、チャネル形成領域に金属酸化
物を有するトランジスタである半導体装置が好ましい。
本発明の一態様において、第１乃至第８トランジスタは、チャネル形成領域に金属酸化
物を有するトランジスタである半導体装置が好ましい。
本発明の一態様において、金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（
亜鉛）のいずれか一方を含む半導体装置が好ましい。
本発明の一態様において、金属酸化物は、Ｇａ（ガリウム）を含む、半導体装置が好ま
しい。
本発明の一態様は、複数のスイッチ回路と、複数の論理回路と、を有し、論理回路は、
第１入力端子および第２入力端子と、第１出力端子および第２出力端子と、第１乃至第３
配線と、第１乃至第８トランジスタと、を有し、第１トランジスタは、ソースまたはドレ
インの一方が第１配線に電気的に接続され、ゲートまたはバックゲートの一方が第１入力
端子に電気的に接続され、ソースまたはドレインの他方およびゲートまたはバックゲート
の他方が第２トランジスタのゲートおよびバックゲートに電気的に接続され、第２トラン
ジスタは、ソースまたはドレインの一方が第２配線に電気的に接続され、ソースまたはド
レインの他方が第２出力端子に電気的に接続され、第３トランジスタは、ソースまたはド
レインの一方が第１配線に電気的に接続され、ゲートまたはバックゲートの一方が第２入
力端子に電気的に接続され、ソースまたはドレインの他方およびゲートまたはバックゲー
トの他方が第４トランジスタのゲートおよびバックゲートに電気的に接続され、第４トラ
ンジスタは、ソースまたはドレインの一方が第２配線に電気的に接続され、ソースまたは
ドレインの他方が第１出力端子に電気的に接続され、第５トランジスタは、ゲートおよび
バックゲートが第１入力端子に電気的に接続され、ソースまたはドレインの一方が第４ト
ランジスタのゲートおよびバックゲートに電気的に接続され、ソースまたはドレインの他
方が第３配線に電気的に接続され、第６トランジスタは、ゲートおよびバックゲートが第
１入力端子に電気的に接続され、ソースまたはドレインの一方が第１出力端子に電気的に
接続され、ソースまたはドレインの他方が第３配線に電気的に接続され、第７トランジス
タは、ゲートおよびバックゲートが第２入力端子に電気的に接続され、ソースまたはドレ
インの一方が第２トランジスタのゲートおよびバックゲートに電気的に接続され、ソース
またはドレインの他方が第３配線に電気的に接続され、第８トランジスタは、ゲートおよ
びバックゲートが第２入力端子に電気的に接続され、ソースまたはドレインの一方が第２
出力端子に電気的に接続され、ソースまたはドレインの他方が第３配線に電気的に接続さ
れる半導体装置である。
本発明の一態様において、第１の配線に与える第１電位は、第２の配線に与える第２電
位よりも高い半導体装置が好ましい。
本発明の一態様において、第１乃至第８トランジスタは、チャネル形成領域に金属酸化
物を有するトランジスタである半導体装置が好ましい。
本発明の一態様において、スイッチ回路は、トランジスタを有し、トランジスタは、チ
ャネル形成領域に金属酸化物を有するトランジスタである半導体装置が好ましい。
本発明の一態様において、複数のスイッチ回路のいずれか一は、非導通状態とすること
で論理回路内に保持されたデータに応じた電位を保持する機能を有する半導体装置が好ま
しい。
本発明の一態様において、金属酸化物は、少なくともＩｎ（インジウム）またはＺｎ（
亜鉛）を含む半導体装置が好ましい。
本発明の一態様において、金属酸化物は、Ｇａ（ガリウム）を含む半導体装置が好まし
い。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、およ
び図面に記載されている。
本発明の一態様は、信頼性に優れた半導体装置を提供することができる。または本発明
の一態様は、低消費電力化に優れた半導体装置を提供することができる。
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、およ
び図面に記載されている。
半導体装置の構成例を説明する（Ａ）ブロック図および（Ｂ）回路図。 半導体装置の構成例を説明する（Ａ）回路図、（Ｂ）タイミングチャート、および（Ｃ）回路記号のシンボルを示す図。 半導体装置の構成例を説明する（Ａ）回路記号および（Ｂ）グラフ。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する（Ａ）回路図、および（Ｂ）回路図。 半導体装置の構成例を説明する（Ａ）回路図および（Ｂ）タイミングチャート。 半導体装置の構成例を説明する回路図。 半導体装置の構成例を説明する（Ａ）斜視図および（Ｂ）斜視図。 半導体装置の構成例を説明する（Ａ）ブロック図、（Ｂ）回路図および（Ｃ）回路図。 半導体装置の構成例を説明する（Ａ）回路記号のシンボルを示す図、（Ｂ）回路記号のシンボルを示す図、（Ｃ）回路図、および（Ｄ）タイミングチャート。 半導体装置の構成例を説明する（Ａ）回路図、（Ｂ）回路図、（Ｃ）回路図および（Ｄ）回路図。 半導体装置の構成例を説明する（Ａ）回路図および（Ｂ）回路記号のシンボルを示す図。 半導体装置の構成例を説明する（Ａ）回路図および（Ｂ）回路記号のシンボルを示す図。 半導体装置の構成例を説明するタイミングチャート。 半導体装置の構成例を説明する（Ａ）回路図および（Ｂ）回路図。 半導体装置の構成例を説明する回路図。 トランジスタの構造例を示す（Ａ）断面図、（Ｂ）断面図。 トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図、および（Ｃ）断面図。 トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図、および（Ｃ）断面図。 トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図、および（Ｃ）断面図。 トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図、および（Ｃ）断面図。 トランジスタの構造例を示す（Ａ）上面図、（Ｂ）断面図、および（Ｃ）断面図。 電子装置の（Ａ）－（Ｄ）構成例を示す図。 半導体装置の動作を説明する（Ａ）グラフおよび（Ｂ）グラフ。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形
態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発
明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものである。従って、構成要素の数を限定するものではない。
また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の
一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲
において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等
の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは
特許請求の範囲において省略することもありうる。
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あ
るいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は
省略する場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味で
の金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体
を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）などに分
類される。
例えば、トランジスタのチャネル形成領域に金属酸化物を用いた場合、当該金属酸化物
を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及び
スイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体
（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。すなわ
ち、チャネル形成領域に金属酸化物を有するトランジスタを、「酸化物半導体トランジス
タ」、「ＯＳトランジスタ」と呼ぶことができる。同様に、上述した、「酸化物半導体を
用いたトランジスタ」も、チャネル形成領域に金属酸化物を有するトランジスタである。
（実施の形態１）
本発明の一態様である半導体装置の構成について説明する。
図１（Ａ）は、本実施の形態の半導体装置のブロック図である。本実施の形態で説明す
る半導体装置１００は、信号生成回路１０１および論理回路１０２に大別することができ
る。
なお本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。したがって信号生成回路１０１および論理回路１０２をそれぞれ半導体装置
と呼ぶ場合がある。
信号生成回路１０１は、端子ＩＮおよび端子ＩＮＢより、入力信号および反転入力信号
を出力する機能を有する。信号生成回路１０１は、Ｓｉトランジスタで構成される回路（
Ｓｉ／Ｃｉｒ．と図示）を有する。信号生成回路１０１は、ＣＭＯＳ回路を用いて、順序
回路及び組合せ回路を用いて適宜設計することで構成することができる。
論理回路１０２は、ＯＳトランジスタで構成される回路（ＯＳ／Ｃｉｒ．と図示）を有
する。論理回路１０２は、組み合わせ回路である。一例としては、インバータ回路（ＮＯ
Ｔ回路ともいう）である。論理回路１０２は、入力信号および反転出力信号に応じて、端
子ＯＵＴおよび端子ＯＵＴＢより、出力信号および反転出力信号を出力する機能を有する
。
論理回路１０２は、ＯＳトランジスタで構成される２線式の組合せ回路である。ＯＳト
ランジスタは、Ｓｉトランジスタと異なり、高温環境下での電気特性の変動が小さい。そ
のため、高温環境下においても信頼性に優れた動作とすることができる。
図１（Ｂ）は、論理回路１０２の具体的な回路構成について示す回路図である。図１（
Ｂ）に示す論理回路１０２は、インバータ回路として機能する２線式の論理回路である。
図１（Ｂ）に図示する論理回路１０２は、トランジスタ１１１乃至トランジスタ１１４
を有する。また図１（Ｂ）には、高電源電位ＶＤＤが与えられる配線ＶＤＤＬ、および低
電源電位ＶＳＳ（例えば、グラウンド電位）が与えられる配線ＶＳＳＬを図示している。
トランジスタ１１１のゲートまたはバックゲートの一方は、入力信号が与えられる端子
ＩＮに接続される。トランジスタ１１１のソースまたはドレインの一方は、配線ＶＤＤＬ
に接続される。トランジスタ１１１のソースまたはドレインの他方は、反転出力信号を出
力する端子ＯＵＴＢに接続される。トランジスタ１１１のゲートまたはバックゲートの他
方は、反転出力信号を出力する端子ＯＵＴＢに接続される。なお各端子は、配線と読み替
えることが可能である。
トランジスタ１１１はゲートに印加される電位に応じて、導通状態（オンともいう）ま
たは非導通状態（オフともいう）となり、端子ＯＵＴＢを電位ＶＤＤに基づくハイレベル
の電位にするか否かを制御する機能を有する。トランジスタ１１１はバックゲートに印加
される電位に応じて、トランジスタのデプレッション型（ノーマリーオンともいう）ある
いはエンハンスメント型（ノーマリーオフともいう）が制御される機能を有する。トラン
ジスタ１１１は第１トランジスタともいう。
トランジスタ１１２のゲートまたはバックゲートの一方は、反転入力信号が与えられる
端子ＩＮＢに接続される。トランジスタ１１２のソースまたはドレインの一方は、配線Ｖ
ＤＤＬに接続される。トランジスタ１１２のソースまたはドレインの他方は、出力信号を
出力する端子ＯＵＴに接続される。トランジスタ１１２のゲートまたはバックゲートの他
方は、出力信号を出力する端子ＯＵＴに接続される。
トランジスタ１１２はゲートに印加される電位に応じて、オンまたはオフとなり、端子
ＯＵＴを電位ＶＤＤに基づくハイレベルの電位にするか否かを制御する機能を有する。ト
ランジスタ１１２はバックゲートに印加される電位に応じて、トランジスタのノーマリー
オンあるいはノーマリーオフが制御される機能を有する。トランジスタ１１２は第２トラ
ンジスタともいう。
トランジスタ１１３のゲートおよびバックゲートは、入力信号が与えられる端子ＩＮに
接続される。なおトランジスタ１１３のゲートおよびバックゲートのいずれか一方が端子
ＩＮに接続される構成としてもよい。トランジスタ１１３のソースまたはドレインの一方
は、出力信号を出力する端子ＯＵＴに接続される。トランジスタ１１３のソースまたはド
レインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１１３はゲートおよびバックゲートに印加される端子ＩＮの電位に応じて
、オンまたはオフとなり、端子ＯＵＴを電位ＶＳＳに基づくローレベルの電位にするか否
かを制御する機能を有する。トランジスタ１１３は第３トランジスタともいう。
トランジスタ１１４のゲートおよびバックゲートは、反転入力信号が与えられる端子Ｉ
ＮＢに接続される。なおトランジスタ１１４のゲートおよびバックゲートのいずれか一方
が端子ＩＮＢに接続される構成としてもよい。トランジスタ１１４のソースまたはドレイ
ンの一方は、反転出力信号を出力する端子ＯＵＴＢに接続される。トランジスタ１１４の
ソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１１４はゲートおよびバックゲートに印加される端子ＩＮＢの電位に応じ
て、オンまたはオフとなり、端子ＯＵＴＢを電位ＶＳＳに基づくローレベルの電位にする
か否かを制御する機能を有する。トランジスタ１１４は、第４トランジスタ１１４ともい
う。
次いで図１（Ｂ）に図示する論理回路１０２の動作について図２（Ａ）乃至（Ｃ）を用
いて説明する。
図２（Ａ）には、図１（Ｂ）と同様の回路図を示し、図２（Ｂ）には図２（Ａ）の動作
を説明するためのタイミングチャートを示す。
図２（Ｂ）に図示するタイミングチャートにおいて、時刻Ｔ１乃至Ｔ２および時刻Ｔ３
乃至Ｔ４では、端子ＩＮに与える入力信号をハイレベル、端子ＩＮＢに与える反転入力信
号をローレベルとする。トランジスタ１１１がノーマリーオン、トランジスタ１１３がオ
ンとなる。トランジスタ１１２がノーマリーオフ、トランジスタ１１４がオフとなる。端
子ＯＵＴが電位ＶＳＳに基づくローレベルの電位となる。端子ＯＵＴＢが電位ＶＤＤに基
づくハイレベルの電位となる。
当該構成とすることで、トランジスタのバックゲートに印加される電位を切り替えるこ
とができる。例えば図３（Ａ）に例示するトランジスタ１１５の回路記号において、トラ
ンジスタのゲートをｇとし、トランジスタのバックゲートをｂｇとし、トランジスタのソ
ースをｓとし、トランジスタのドレインをｄとしている。図３（Ｂ）は、ソースの電位を
０Ｖとした際の、トランジスタのドレインを流れる電流（Ｉｄ）とゲートの電圧（Ｖｇ）
との関係を示すグラフである。図示するようにバックゲートでの電圧を電位ＶＳＳ（Ｖｂ
ｇ＝０）とすることで閾値電圧をプラスシフトさせ、ノーマリーオフとすることができる
。またバックゲートでの電圧を電位ＶＤＤ（Ｖｂｇ＝ＶＤＤ）とすることで閾値電圧をマ
イナスシフトさせ、ノーマリーオンとすることができる。
トランジスタ１１１のバックゲートには、ハイレベルの電位が印加され、トランジスタ
１１２のバックゲートには、ローレベルの電位が印加される。その結果、トランジスタ１
１１がノーマリーオンのトランジスタになり、トランジスタ１１２がノーマリーオフのト
ランジスタとなる。トランジスタ１１１をノーマリーオンのトランジスタとして機能させ
ることができるため、端子ＯＵＴＢに流れる電流量を増やすことができる。またトランジ
スタ１１２をノーマリーオフのトランジスタとして機能させることができるため、配線Ｖ
ＤＤＬと配線ＶＳＳＬ間の貫通電流を確実に低減することができる。
図２（Ｂ）に図示するタイミングチャートにおいて、時刻Ｔ２乃至Ｔ３では、端子ＩＮ
に与える入力信号をローレベル、端子ＩＮＢに与える反転入力信号をハイレベルとする。
トランジスタ１１１がノーマリーオフ、トランジスタ１１３がオフとなる。トランジスタ
１１２がノーマリーオン、トランジスタ１１４がオンとなる。端子ＯＵＴが電位ＶＤＤに
基づくハイレベルの電位となる。端子ＯＵＴＢが電位ＶＳＳに基づくローレベルの電位と
なる。
トランジスタ１１１のバックゲートには、ローレベルの電位が印加され、トランジスタ
１１２のバックゲートには、ハイレベルの電位が印加される。その結果、トランジスタ１
１１がノーマリーオフのトランジスタになり、トランジスタ１１２がノーマリーオンのト
ランジスタとなる。トランジスタ１１１をノーマリーオフのトランジスタとして機能させ
ることができるため、配線ＶＤＤＬと配線ＶＳＳＬ間の貫通電流を確実に低減することが
できる。またトランジスタ１１２をノーマリーオンのトランジスタとして機能させること
ができるため、端子ＯＵＴに流れる電流量を増やすことができる。
なお図２（Ａ）に示す論理回路１０２の回路図は、２線式のインバータ回路としての機
能を有する。図２（Ｃ）では、２線式の回路記号のシンボルを図示している。
なお図１（Ｂ）では、トランジスタ１１１およびトランジスタ１１２のバックゲート側
に、端子ＩＮおよび端子ＩＮＢを接続する構成について図示したが、図４に図示する論理
回路１０２Ａの回路図のようにゲート側に端子ＩＮおよび端子ＩＮＢを接続する構成とし
てもよい。
トランジスタでは、ゲート側のゲート絶縁膜の膜厚、またはバックゲート側のゲート絶
縁膜の膜厚を異ならせる。そして図１（Ｂ）と図４との接続を切り替えることで、チャネ
ル形成領域への電界強度を調節することができる。そのため、閾値電圧のシフト量を調整
することができる。なお端子ＩＮおよび端子ＩＮＢを接続する側にあるゲート絶縁膜は、
薄いことが好ましい。当該構成とすることで、端子ＩＮおよび端子ＩＮＢに与える入力信
号および反転入力信号によるスイッチング特性を優れたものとすることができる。
以上説明した構成とすることで、ＯＳトランジスタで構成される論理回路を備えた半導
体装置は、信頼性に優れた動作を実現することができるとともに、低消費電力化を図るこ
とができる。
次いで、図１（Ｂ）とは別の論理回路の構成例について説明する。
図５（Ａ）に示す論理回路１０２Ｂは、図１（Ｂ）と同様にインバータ回路として機能
する２線式の論理回路の回路図である。
図５（Ａ）に図示する論理回路１０２Ｂは、トランジスタ１２１乃至トランジスタ１２
８を有する。また図５（Ａ）には、高電源電位ＶＤＨが与えられる配線ＶＤＨＬ、高電源
電位ＶＤＤが与えられる配線ＶＤＤＬ、および低電源電位ＶＳＳが与えられる配線ＶＳＳ
Ｌを図示している。なお高電源電位ＶＤＨは、高電源電位ＶＤＤより高い電位である。
トランジスタ１２１のゲートまたはバックゲートの一方は、入力信号が与えられる端子
ＩＮに接続される。トランジスタ１２１のソースまたはドレインの一方は、配線ＶＤＨＬ
に接続される。トランジスタ１２１のソースまたはドレインの他方は、トランジスタ１２
２のゲートおよびバックゲートに接続される。トランジスタ１２１のゲートまたはバック
ゲートの他方は、トランジスタ１２２のゲートおよびバックゲートに接続される。
トランジスタ１２１はゲートに印加される電位に応じて、オンまたはオフとなり、トラ
ンジスタ１２２のゲートおよびバックゲートの電位を電位ＶＤＨに基づく電位にするか否
かを制御する機能を有する。トランジスタ１２１はバックゲートに印加される電位に応じ
て、トランジスタのノーマリーオンあるいはノーマリーオフが制御される機能を有する。
トランジスタ１２１は第１トランジスタともいう。
トランジスタ１２２のソースまたはドレインの一方は、配線ＶＤＤＬに接続される。ト
ランジスタ１２２のソースまたはドレインの他方は、端子ＯＵＴＢに接続される。
トランジスタ１２２はゲートおよびバックゲートに印加される電位に応じて、オンまた
はオフとなり、端子ＯＵＴＢを電位ＶＤＤに基づくハイレベルの電位にするか否かを制御
する機能を有する。トランジスタ１２２は第２トランジスタともいう。
トランジスタ１２３のゲートまたはバックゲートの一方は、反転入力信号が与えられる
端子ＩＮＢに接続される。トランジスタ１２３のソースまたはドレインの一方は、配線Ｖ
ＤＨＬに接続される。トランジスタ１２３のソースまたはドレインの他方は、トランジス
タ１２４のゲートおよびバックゲートに接続される。トランジスタ１２３のゲートまたは
バックゲートの他方は、トランジスタ１２４のゲートおよびバックゲートに接続される。
トランジスタ１２３はゲートに印加される電位に応じて、オンまたはオフとなり、トラ
ンジスタ１２４のゲートおよびバックゲートの電位を電位ＶＤＨに基づく電位にするか否
かを制御する機能を有する。トランジスタ１２３はバックゲートに印加される電位に応じ
て、トランジスタのノーマリーオンあるいはノーマリーオフが制御される機能を有する。
トランジスタ１２３は第３トランジスタともいう。
トランジスタ１２４のソースまたはドレインの一方は、配線ＶＤＤＬに接続される。ト
ランジスタ１２４のソースまたはドレインの他方は、端子ＯＵＴに接続される。
トランジスタ１２４はゲートおよびバックゲートに印加される電位に応じて、オンまた
はオフとなり、端子ＯＵＴを電位ＶＤＤに基づくハイレベルの電位にするか否かを制御す
る機能を有する。トランジスタ１２４は第４トランジスタともいう。
トランジスタ１２５のゲートおよびバックゲートは、入力信号が与えられる端子ＩＮに
接続される。なおトランジスタ１２５のゲートおよびバックゲートのいずれか一方が端子
ＩＮに接続される構成としてもよい。トランジスタ１２５のソースまたはドレインの一方
は、トランジスタ１２４のゲートおよびバックゲートに接続される。トランジスタ１２５
のソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２５はゲートおよびバックゲートに印加される端子ＩＮの電位に応じて
、オンまたはオフとなり、トランジスタ１２４のゲートおよびバックゲートの電位を電位
ＶＳＳに基づくローレベルの電位にするか否かを制御する機能を有する。トランジスタ１
２５は第５トランジスタともいう。
トランジスタ１２６のゲートおよびバックゲートは、入力信号が与えられる端子ＩＮに
接続される。なおトランジスタ１２６のゲートおよびバックゲートのいずれか一方が端子
ＩＮに接続される構成としてもよい。トランジスタ１２６のソースまたはドレインの一方
は、出力信号を出力する端子ＯＵＴに接続される。トランジスタ１２６のソースまたはド
レインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２６はゲートおよびバックゲートに印加される端子ＩＮの電位に応じて
、オンまたはオフとなり、端子ＯＵＴを電位ＶＳＳに基づくローレベルの電位にするか否
かを制御する機能を有する。トランジスタ１２６は第６トランジスタともいう。
トランジスタ１２７のゲートおよびバックゲートは、反転入力信号が与えられる端子Ｉ
ＮＢに接続される。なおトランジスタ１２７のゲートおよびバックゲートのいずれか一方
が端子ＩＮＢに接続される構成としてもよい。トランジスタ１２７のソースまたはドレイ
ンの一方は、トランジスタ１２２のゲートおよびバックゲートに接続される。トランジス
タ１２７のソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２７はゲートおよびバックゲートに印加される端子ＩＮＢの電位に応じ
て、オンまたはオフとなり、トランジスタ１２２のゲートおよびバックゲートの電位を電
位ＶＳＳに基づくローレベルの電位にするか否かを制御する機能を有する。トランジスタ
１２７は第７トランジスタともいう。
トランジスタ１２８のゲートおよびバックゲートは、反転入力信号が与えられる端子Ｉ
ＮＢに接続される。なおトランジスタ１２８のゲートおよびバックゲートのいずれか一方
が端子ＩＮＢに接続される構成としてもよい。トランジスタ１２８のソースまたはドレイ
ンの一方は、反転出力信号を出力する端子ＯＵＴＢに接続される。トランジスタ１２８の
ソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２８はゲートおよびバックゲートに印加される端子ＩＮＢの電位に応じ
て、オンまたはオフとなり、端子ＯＵＴＢを電位ＶＳＳに基づくローレベルの電位にする
か否かを制御する機能を有する。トランジスタ１２８は第８トランジスタともいう。
なお図５（Ａ）では、トランジスタ１２１およびトランジスタ１２３のバックゲート側
に、端子ＩＮおよび端子ＩＮＢを接続する構成について図示したが、図５（Ｂ）に図示す
る論理回路１０２Ｃの回路図のようにゲート側に端子ＩＮおよび端子ＩＮＢを接続する構
成としてもよい。
トランジスタでは、ゲート側のゲート絶縁膜の膜厚、またはバックゲート側のゲート絶
縁膜の膜厚を異ならせる。そして図５（Ａ）と図５（Ｂ）との接続を切り替えることで、
チャネル形成領域への電界強度を調節することができる。そのため、閾値電圧のシフト量
を調整することができる。なお端子ＩＮおよび端子ＩＮＢを接続する側にあるゲート絶縁
膜は、薄いことが好ましい。当該構成とすることで、端子ＩＮおよび端子ＩＮＢに与える
入力信号および反転入力信号によるスイッチング特性を優れたものとすることができる。
次いで図５（Ａ）に図示する論理回路１０２Ｂの動作について図６（Ａ）乃至（Ｂ）を
用いて説明する。
図６（Ａ）には、図５（Ａ）と同様の回路図を示し、図６（Ｂ）には図６（Ａ）の動作
を説明するためのタイミングチャートを示す。なお図６（Ａ）において、トランジスタ１
２２のゲートおよびバックゲートのノードをノードＰとして図示している。また、トラン
ジスタ１２４のゲートおよびバックゲートのノードをノードＰＢとして図示している。
図６（Ｂ）に図示するタイミングチャートにおいて、時刻Ｔ５乃至Ｔ６および時刻Ｔ７
乃至Ｔ８では、端子ＩＮに与える入力信号をハイレベル、端子ＩＮＢに与える反転入力信
号をローレベルとする。トランジスタ１２１がノーマリーオン、トランジスタ１２５およ
びトランジスタ１２６がオンとなる。トランジスタ１２３がノーマリーオフ、トランジス
タ１２７およびトランジスタ１２８がオフとなる。ノードＰが電位ＶＤＨに基づくハイレ
ベルの電位となり、トランジスタ１２２がオンとなる。ノードＰＢが電位ＶＳＳに基づく
ローレベルの電位となり、トランジスタ１２４がオフとなる。端子ＯＵＴが電位ＶＳＳに
基づくローレベルの電位となる。端子ＯＵＴＢが電位ＶＤＤに基づくハイレベルの電位と
なる。
トランジスタ１２１のバックゲートには、ハイレベルの電位が印加され、トランジスタ
１２３のバックゲートには、ローレベルの電位が印加される。その結果、トランジスタ１
２１がノーマリーオンのトランジスタになり、トランジスタ１２３がノーマリーオフのト
ランジスタとなる。トランジスタ１２１をノーマリーオンのトランジスタとして機能させ
ることができるため、トランジスタ１２２のゲートおよびバックゲートに流れる電流量を
増やすことができる。またトランジスタ１２３をノーマリーオフのトランジスタとして機
能させることができるため、配線ＶＤＨＬと配線ＶＳＳＬ間の貫通電流を確実に低減する
ことができる。
加えて図６（Ａ）の構成では、ノードＰを電位ＶＤＤよりも高い電位ＶＤＨに基づく電
位とすることができる。そのため、トランジスタ１２２のゲートとソースの間に印加され
る電圧を大きくすることができ、閾値電圧分の電圧降下を小さくできるため、より確実に
端子ＯＵＴＢの電位を電位ＶＤＤとすることができる。
図２４（Ａ）、（Ｂ）には、回路シミュレーションを用いて入力信号（ＩＮ）、反転入
力信号（ＩＮＢ）、出力信号（ＯＵＴ）、反転出力信号（ＯＵＴＢ）の波形図を取得した
グラフを示す。図２４（Ａ）は電源電圧１．２Ｖ、図２４（Ｂ）は電源電圧２．５Ｖであ
る。いずれも入力信号の電圧（入力電圧）に応じた出力信号の信号（出力電圧）が得られ
た。
図６（Ｂ）に図示するタイミングチャートにおいて、時刻Ｔ６乃至Ｔ７では、端子ＩＮ
に与える入力信号をローレベル、端子ＩＮＢに与える反転入力信号をハイレベルとする。
トランジスタ１２１がノーマリーオフ、トランジスタ１２５およびトランジスタ１２６が
オフとなる。トランジスタ１２３がノーマリーオン、トランジスタ１２７およびトランジ
スタ１２８がオンとなる。ノードＰが電位ＶＳＳに基づくローレベルの電位となり、トラ
ンジスタ１２２がオフとなる。ノードＰＢが電位ＶＤＨに基づくハイレベルの電位となり
、トランジスタ１２４がオンとなる。端子ＯＵＴが電位ＶＳＳに基づくローレベルの電位
となる。端子ＯＵＴＢが電位ＶＤＤに基づくハイレベルの電位となる。
トランジスタ１２１のバックゲートには、ローレベルの電位が印加され、トランジスタ
１２３のバックゲートには、ハイレベルの電位が印加される。その結果、トランジスタ１
２１がノーマリーオフのトランジスタになり、トランジスタ１２３がノーマリーオンのト
ランジスタとなる。トランジスタ１２１をノーマリーオフのトランジスタとして機能させ
ることができるため、配線ＶＤＨＬと配線ＶＳＳＬ間の貫通電流を確実に低減することが
できる。またトランジスタ１２３をノーマリーオンのトランジスタとして機能させること
ができるため、トランジスタ１２４のゲートおよびバックゲートに流れる電流量を増やす
ことができる。
加えて図６（Ａ）の構成では、ノードＰＢを電位ＶＤＤよりも高い電位ＶＤＨに基づく
電位とすることができる。そのため、トランジスタ１２４のゲートとソースの間に印加さ
れる電圧を大きくすることができ、閾値電圧分の電圧降下を小さくできるため、より確実
に端子ＯＵＴＢの電位を電位ＶＤＤとすることができる。
なお図６（Ａ）に示す論理回路１０２Ｂの回路図は、２線式のインバータ回路としての
機能を有する。そのため、図２（Ａ）と同様に、図２（Ｃ）に図示する２線式の回路記号
のシンボルを表すことができる。
以上説明した構成とすることで、ＯＳトランジスタで構成される論理回路を備えた半導
体装置は、信頼性に優れた動作を実現することができるとともに、低消費電力化を図るこ
とができる。加えて、出力される信号の電圧降下を抑制した構成とすることができる。
また、上記説明した構成を応用することで、基本的な組み合わせ回路を構成することが
できる。
図７は、図４の構成を応用した論理回路の回路図である。図７に示す論理回路１０２Ｄ
は、トランジスタ１３１乃至１３８を有する。また図７には、高電源電位ＶＤＤが与えら
れる配線ＶＤＤＬ、および低電源電位ＶＳＳが与えられる配線ＶＳＳＬを図示している。
端子ＩＮ１、ＩＮ１Ｂ、ＩＮ２および端子ＩＮ２Ｂは入力信号を与える端子である。端子
ＯＵＴおよび端子ＯＵＴＢは出力信号を与える端子である。端子ＯＵＴからは、入力信号
の否定論理積（反転入力信号の否定論理和）に応じた出力信号が得られ、端子ＯＵＴＢか
らは、入力信号の否定論理積（反転入力信号の論理積）に応じた出力信号が得られる。各
端子に入力する信号を入れ替えて論理回路の機能を切り替えてもよい。図７に示す論理回
路の真理値表は、表１のようになる。
上述した組み合わせ回路を用いることで、カウンタ、シリアルパラレル変換機、プロセ
ッサ等の複雑な回路を実現することができる。これらの回路は、ＯＳトランジスタで構成
することができるため、高温環境下においても良好なスイッチング特性を維持することが
可能である。また、貫通電流の低減による消費電力の削減、閾値電圧分の電圧降下の抑制
等を図ることができる。
図８では、半導体装置である上記論理回路を組み込んだＩＣの斜視図の一例を示す。
図８（Ａ）に、ＩＣの一例を示す。図８（Ａ）に示すＩＣ７０００Ａは、リード７００
１及び回路部７００３Ａを有する。ＩＣ７０００Ａは、例えばプリント基板７００２に実
装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００
２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成
する。回路部７００３Ａには、上記実施の形態で示した各種の回路が１のダイあるいは複
数のダイに分割されて設けられている。回路部７００３Ａは、ＯＳトランジスタ層７０３
１、配線層７０３２に大別される。
なおＯＳトランジスタ層は、単層でもよいし、配線層を挟んで積層する構成としてもよ
い。具体的に図８（Ｂ）に、ＩＣの別の例を示す。図８（Ｂ）に示すＩＣ７０００Ｂは、
リード７００１及び回路部７００３Ｂを有する。ＩＣ７０００Ｂは、例えばプリント基板
７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリン
ト基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７０
０４）が完成する。回路部７００３Ｂには、上記実施の形態で示した各種の回路が１のダ
イ、あるいは複数のダイに分割されて設けられている。回路部７００３Ａは、ＯＳトラン
ジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳト
ランジスタ層７０３１は、配線層７０３２を介して、ＯＳトランジスタ層７０３３に接続
される。ＯＳトランジスタ層７０３３上には、別の配線層を介して、さらに別のＯＳトラ
ンジスタ層を配置する構成とすることも可能である。複数のＯＳトランジスタ層を積層し
て設けることができるため、回路部７００３Ｂの小型化が容易である。
図８（Ａ）、（Ｂ）では、ＩＣ７０００Ａ、７０００ＢのパッケージにＱＦＰ（Ｑｕａ
ｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定され
ない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
上記実施の形態１で説明した半導体装置とは異なる、本発明の一態様である半導体装置
の構成について説明する。
図９（Ａ）は、本実施の形態の半導体装置のブロック図である。本実施の形態で説明す
る半導体装置１００Ａは、信号生成回路１０１および信号処理回路２０１に大別すること
ができる。
なお本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。したがって信号生成回路１０１および信号処理回路２０１を別々に、あるい
は一体として半導体装置と呼ぶ場合がある。
信号生成回路１０１は、端子Ｄおよび端子Ｄｂより、入力信号および反転入力信号を出
力する機能を有する。信号生成回路１０１は、Ｓｉトランジスタで構成される回路（Ｓｉ
／Ｃｉｒ．と図示）を有する。信号生成回路１０１は、ＣＭＯＳ回路を用いて、順序回路
及び組合せ回路を用いて適宜設計することで構成することができる。
信号処理回路２０１は、ＯＳトランジスタで構成される回路（ＯＳ／Ｃｉｒ．と図示）
で構成される。信号処理回路２０１は、順序回路および組み合わせ回路を有する。一例と
しては、組み合わせ回路は、インバータ回路（ＮＯＴ回路ともいう）や論理積回路（ＡＮ
Ｄ回路）等である。順序回路は、フリップフロップ回路やカウンタ回路等である。信号処
理回路２０１は、入力信号および反転入力信号を内部の回路で信号を処理し、端子Ｑおよ
び端子Ｑｂより出力信号および反転出力信号として出力する機能を有する。
図９（Ｂ）は、信号処理回路２０１の回路の一例について示す回路図である。図９（Ｂ
）に示す信号処理回路２０１は、順序回路として機能する論理回路２０２（図中Ｓｅｑ．
と図示）と、組み合わせ回路として機能する論理回路１０２（図中、Ｃｏｍｂ．と図示）
をそれぞれ複数組み合わせた回路構成を有する。
論理回路２０２は、ＯＳトランジスタで構成される２線式の順序回路である。ＯＳトラ
ンジスタは、Ｓｉトランジスタと異なり、高温環境下での電気特性の変動が小さい。その
ため、高温環境下においても信頼性に優れた動作とすることができる。
図９（Ｃ）は、論理回路２０２の具体的な回路構成について示す回路図である。図９（
Ｃ）に示す論理回路２０２は、スイッチと、インバータ回路として機能する論理回路と、
を有する２線式のフリップフロップ回路である。
図９（Ｃ）に図示する論理回路２０２は、クロック信号ＣＬＫまたは反転クロック信号
ＣＬＫｂに応じてオンまたはオフが制御されるスイッチ回路２０３と、インバータ回路と
して機能する論理回路１０２と、を有する。
なお図９（Ｃ）に示す論理回路１０２は、図２（Ａ）乃至（Ｃ）で説明したように、２
線式のインバータ回路を表す。図１０（Ａ）では、図２（Ｃ）と同様の、２線式の回路記
号のシンボルを図示している。論理回路１０２は、高電源電位ＶＤＨが与えられる配線Ｖ
ＤＨＬ、高電源電位ＶＤＤが与えられる配線ＶＤＤＬ、および低電源電位ＶＳＳが与えら
れる配線ＶＳＳＬに接続される。そのため、図２（Ｃ）および図１０（Ａ）の回路記号の
シンボルを図１０（Ｂ）に図示する回路記号のシンボルのように表すことも可能である。
なお図１０（Ｂ）で付した配線名は省略する場合もある。
図１０（Ｃ）は、図６（Ａ）で説明した論理回路１０２Ｂで表すことができる、論理回
路１０２の具体的な回路構成の回路図である。図１０（Ｃ）に示す論理回路１０２は、ト
ランジスタ１２１乃至トランジスタ１２８を有する。また図１０（Ｃ）には、高電源電位
ＶＤＨが与えられる配線ＶＤＨＬ、高電源電位ＶＤＤが与えられる配線ＶＤＤＬ、および
低電源電位ＶＳＳが与えられる配線ＶＳＳＬを図示している。なお高電源電位ＶＤＨは、
高電源電位ＶＤＤより高い電位である。なお図１０（Ｃ）において、トランジスタ１２２
のゲートおよびバックゲートのノードをノードＰとして図示している。また、トランジス
タ１２４のゲートおよびバックゲートのノードをノードＰＢとして図示している。
トランジスタ１２１のゲートまたはバックゲートの一方は、入力信号が与えられる端子
ＩＮに接続される。トランジスタ１２１のソースまたはドレインの一方は、配線ＶＤＨＬ
に接続される。トランジスタ１２１のソースまたはドレインの他方は、トランジスタ１２
２のゲートおよびバックゲートに接続される。トランジスタ１２１のゲートまたはバック
ゲートの他方は、トランジスタ１２２のゲートおよびバックゲートに接続される。
トランジスタ１２１はゲートに印加される電位に応じて、オンまたはオフとなり、トラ
ンジスタ１２２のゲートおよびバックゲートの電位を電位ＶＤＨに基づく電位にするか否
かを制御する機能を有する。トランジスタ１２１はバックゲートに印加される電位に応じ
て、トランジスタのノーマリーオンあるいはノーマリーオフが制御される機能を有する。
トランジスタ１２１は第１トランジスタともいう。
トランジスタ１２２のソースまたはドレインの一方は、配線ＶＤＤＬに接続される。ト
ランジスタ１２２のソースまたはドレインの他方は、端子ＯＵＴＢに接続される。
トランジスタ１２２はゲートおよびバックゲートに印加される電位に応じて、オンまた
はオフとなり、端子ＯＵＴＢを電位ＶＤＤに基づくハイレベルの電位にするか否かを制御
する機能を有する。トランジスタ１２２は第２トランジスタともいう。
トランジスタ１２３のゲートまたはバックゲートの一方は、反転入力信号が与えられる
端子ＩＮＢに接続される。トランジスタ１２３のソースまたはドレインの一方は、配線Ｖ
ＤＨＬに接続される。トランジスタ１２３のソースまたはドレインの他方は、トランジス
タ１２４のゲートおよびバックゲートに接続される。トランジスタ１２３のゲートまたは
バックゲートの他方は、トランジスタ１２４のゲートおよびバックゲートに接続される。
トランジスタ１２３はゲートに印加される電位に応じて、オンまたはオフとなり、トラ
ンジスタ１２４のゲートおよびバックゲートの電位を電位ＶＤＨに基づく電位にするか否
かを制御する機能を有する。トランジスタ１２３はバックゲートに印加される電位に応じ
て、トランジスタのノーマリーオンあるいはノーマリーオフが制御される機能を有する。
トランジスタ１２３は第３トランジスタともいう。
トランジスタ１２４のソースまたはドレインの一方は、配線ＶＤＤＬに接続される。ト
ランジスタ１２４のソースまたはドレインの他方は、端子ＯＵＴに接続される。
トランジスタ１２４はゲートおよびバックゲートに印加される電位に応じて、オンまた
はオフとなり、端子ＯＵＴを電位ＶＤＤに基づくハイレベルの電位にするか否かを制御す
る機能を有する。トランジスタ１２４は第４トランジスタともいう。
トランジスタ１２５のゲートおよびバックゲートは、入力信号が与えられる端子ＩＮに
接続される。なおトランジスタ１２５のゲートおよびバックゲートのいずれか一方が端子
ＩＮに接続される構成としてもよい。トランジスタ１２５のソースまたはドレインの一方
は、トランジスタ１２４のゲートおよびバックゲートに接続される。トランジスタ１２５
のソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２５はゲートおよびバックゲートに印加される端子ＩＮの電位に応じて
、オンまたはオフとなり、トランジスタ１２４のゲートおよびバックゲートの電位を電位
ＶＳＳに基づくローレベルの電位にするか否かを制御する機能を有する。トランジスタ１
２５は第５トランジスタともいう。
トランジスタ１２６のゲートおよびバックゲートは、入力信号が与えられる端子ＩＮに
接続される。なおトランジスタ１２６のゲートおよびバックゲートのいずれか一方が端子
ＩＮに接続される構成としてもよい。トランジスタ１２６のソースまたはドレインの一方
は、出力信号を出力する端子ＯＵＴに接続される。トランジスタ１２６のソースまたはド
レインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２６はゲートおよびバックゲートに印加される端子ＩＮの電位に応じて
、オンまたはオフとなり、端子ＯＵＴを電位ＶＳＳに基づくローレベルの電位にするか否
かを制御する機能を有する。トランジスタ１２６は第６トランジスタともいう。
トランジスタ１２７のゲートおよびバックゲートは、反転入力信号が与えられる端子Ｉ
ＮＢに接続される。なおトランジスタ１２７のゲートおよびバックゲートのいずれか一方
が端子ＩＮＢに接続される構成としてもよい。トランジスタ１２７のソースまたはドレイ
ンの一方は、トランジスタ１２２のゲートおよびバックゲートに接続される。トランジス
タ１２７のソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２７はゲートおよびバックゲートに印加される端子ＩＮＢの電位に応じ
て、オンまたはオフとなり、トランジスタ１２２のゲートおよびバックゲートの電位を電
位ＶＳＳに基づくローレベルの電位にするか否かを制御する機能を有する。トランジスタ
１２７は第７トランジスタともいう。
トランジスタ１２８のゲートおよびバックゲートは、反転入力信号が与えられる端子Ｉ
ＮＢに接続される。なおトランジスタ１２８のゲートおよびバックゲートのいずれか一方
が端子ＩＮＢに接続される構成としてもよい。トランジスタ１２８のソースまたはドレイ
ンの一方は、反転出力信号を出力する端子ＯＵＴＢに接続される。トランジスタ１２８の
ソースまたはドレインの他方は、配線ＶＳＳＬに接続される。
トランジスタ１２８はゲートおよびバックゲートに印加される端子ＩＮＢの電位に応じ
て、オンまたはオフとなり、端子ＯＵＴＢを電位ＶＳＳに基づくローレベルの電位にする
か否かを制御する機能を有する。トランジスタ１２８は第８トランジスタともいう。
当該構成とすることで、図３（Ａ）、（Ｂ）で説明したように、トランジスタのバック
ゲートに印加される電位を切り替えることができる。
次いで図１０（Ｃ）に図示する論理回路１０２の動作について図１０（Ｄ）を用いて説
明する。図１０（Ｄ）には図１０（Ｃ）に図示する論理回路１０２の動作を説明するため
のタイミングチャートを示す。図１０（Ｄ）に示すタイミングチャートは、図６（Ｂ）で
説明したタイミングチャートと同様である。
図１０（Ｃ）に図示するタイミングチャートにおいて、時刻Ｔ１１乃至Ｔ１２および時
刻Ｔ１３乃至Ｔ１４では、端子ＩＮに与える入力信号をハイレベル、端子ＩＮＢに与える
反転入力信号をローレベルとする。トランジスタ１２１がノーマリーオン、トランジスタ
１２５およびトランジスタ１２６がオンとなる。トランジスタ１２３がノーマリーオフ、
トランジスタ１２７およびトランジスタ１２８がオフとなる。ノードＰが電位ＶＤＨに基
づくハイレベルの電位となり、トランジスタ１２２がオンとなる。ノードＰＢが電位ＶＳ
Ｓに基づくローレベルの電位となり、トランジスタ１２４がオフとなる。端子ＯＵＴが電
位ＶＳＳに基づくローレベルの電位となる。端子ＯＵＴＢが電位ＶＤＤに基づくハイレベ
ルの電位となる。
トランジスタ１２１のバックゲートには、ハイレベルの電位が印加され、トランジスタ
１２３のバックゲートには、ローレベルの電位が印加される。その結果、トランジスタ１
２１がノーマリーオンのトランジスタになり、トランジスタ１２３がノーマリーオフのト
ランジスタとなる。トランジスタ１２１をノーマリーオンのトランジスタとして機能させ
ることができるため、トランジスタ１２２のゲートおよびバックゲートに流れる電流量を
増やすことができる。またトランジスタ１２３をノーマリーオフのトランジスタとして機
能させることができるため、配線ＶＤＨＬと配線ＶＳＳＬ間の貫通電流を確実に低減する
ことができる。
加えて図１０（Ｃ）の構成では、ノードＰを電位ＶＤＤよりも高い電位ＶＤＨに基づく
電位とすることができる。そのため、トランジスタ１２２のゲートとソースの間に印加さ
れる電圧を大きくすることができ、閾値電圧分の電圧降下を小さくできるため、より確実
に端子ＯＵＴＢの電位を電位ＶＤＤとすることができる。
図１０（Ｄ）に図示するタイミングチャートにおいて、時刻Ｔ１２乃至Ｔ１３では、端
子ＩＮに与える入力信号をローレベル、端子ＩＮＢに与える反転入力信号をハイレベルと
する。トランジスタ１２１がノーマリーオフ、トランジスタ１２５およびトランジスタ１
２６がオフとなる。トランジスタ１２３がノーマリーオン、トランジスタ１２７およびト
ランジスタ１２８がオンとなる。ノードＰが電位ＶＳＳに基づくローレベルの電位となり
、トランジスタ１２２がオフとなる。ノードＰＢが電位ＶＤＨに基づくハイレベルの電位
となり、トランジスタ１２４がオンとなる。端子ＯＵＴが電位ＶＳＳに基づくローレベル
の電位となる。端子ＯＵＴＢが電位ＶＤＤに基づくハイレベルの電位となる。
トランジスタ１２１のバックゲートには、ローレベルの電位が印加され、トランジスタ
１２３のバックゲートには、ハイレベルの電位が印加される。その結果、トランジスタ１
２１がノーマリーオフのトランジスタになり、トランジスタ１２３がノーマリーオンのト
ランジスタとなる。トランジスタ１２１をノーマリーオフのトランジスタとして機能させ
ることができるため、配線ＶＤＨＬと配線ＶＳＳＬ間の貫通電流を確実に低減することが
できる。またトランジスタ１２３をノーマリーオンのトランジスタとして機能させること
ができるため、トランジスタ１２４のゲートおよびバックゲートに流れる電流量を増やす
ことができる。
加えて図１０（Ｃ）の構成では、ノードＰＢを電位ＶＤＤよりも高い電位ＶＤＨに基づ
く電位とすることができる。そのため、トランジスタ１２４のゲートとソースの間に印加
される電圧を大きくすることができ、閾値電圧分の電圧降下を小さくできるため、より確
実に端子ＯＵＴＢの電位を電位ＶＤＤとすることができる。
また図９（Ｃ）に示すスイッチ回路２０３は、２線式のスイッチを有する。具体的には
、端子ＩＮと端子ＯＵＴの間と、端子ＩＮＢと端子ＯＵＴＢの間とで、オンまたはオフを
制御する２つのトランジスタを有する。図１１（Ａ）では、クロック信号ＣＬＫによって
オンまたはオフが制御される２線式のスイッチの回路記号のシンボルを図示している。
図１１（Ａ）に示すスイッチ回路２０３は、図１１（Ｂ）に図示するスイッチ回路２０
３Ａのように、クロック信号ＣＬＫを与える配線と、各トランジスタのゲートと、を接続
してオンまたはオフを制御する構成とすることができる。
また別の構成として図１１（Ｃ）に示す構成としてもよい。図１１（Ｃ）に示すスイッ
チ回路２０３Ｂは、クロック信号ＣＬＫを与える配線とは別にバックゲートに信号ＢＧを
与える配線を設け、ゲートとバックゲートに与える信号に応じて、オンまたはオフを制御
する構成とすることができる。信号ＢＧは、トランジスタのしきい値電圧を制御するため
の電位を与える信号である。当該構成とすることで、トランジスタのオンまたはオフの制
御とともに、トランジスタのしきい値電圧の制御を図ることができる。
また別の構成として図１１（Ｄ）に示す構成としてもよい。図１１（Ｄ）に示すスイッ
チ回路２０３Ｃは、クロック信号ＣＬＫを与える配線と、各トランジスタのゲートおよび
バックゲートと、を接続してオンまたはオフを制御する構成とすることができる。当該構
成とすることで、トランジスタのスイッチング特性を優れたものとすることができる。
以上説明した構成とすることで、ＯＳトランジスタで構成される論理回路を備えた半導体
装置は、信頼性に優れた動作を実現することができるとともに、低消費電力化を図ること
ができる。加えて、出力される信号の電圧降下を抑制した構成とすることができる。
次いで上記説明した構成とは異なる構成について説明する。
図１２（Ａ）は、図１０（Ｂ）の構成を応用した論理回路の回路図である。図１２（Ａ
）に示す論理回路１０２Ｅは、トランジスタ１５１乃至１６５を有する。また図１２（Ａ
）には、高電源電位ＶＤＨが与えられる配線ＶＤＨＬ、高電源電位ＶＤＤが与えられる配
線ＶＤＤＬ、および低電源電位ＶＳＳが与えられる配線ＶＳＳＬを図示している。端子Ｉ
Ｎ１、ＩＮ１Ｂ、ＩＮ２および端子ＩＮ２Ｂは入力信号を与える端子である。端子ＯＵＴ
および端子ＯＵＴＢは出力信号を与える端子である。端子ＯＵＴからは、入力信号の否定
論理積（反転入力信号の否定論理和）に応じた出力信号が得られ、端子ＯＵＴＢからは、
入力信号の否定論理積（反転入力信号の論理積）に応じた出力信号が得られる。各端子に
入力する信号を入れ替えて論理回路の機能を切り替えてもよい。図１２（Ａ）に示す論理
回路の真理値表は、上記実施の形態１で説明した表１と同様である。
図１２（Ａ）に示す論理回路１０２Ｄは、２線式のＮＡＮＤ回路を表す。図１２（Ｂ）
では、２線式のＮＡＮＤ回路の回路記号のシンボルを図示している。なお図１２（Ｂ）で
付した配線名は省略する場合もある。
上述した組み合わせ回路を用いることで、カウンタ、シリアルパラレル変換機、プロセ
ッサ等の複雑な回路を実現することができる。これらの回路は、ＯＳトランジスタで構成
することができるため、高温環境下においても良好なスイッチング特性を維持することが
可能である。また、貫通電流の低減による消費電力の削減、閾値電圧分の電圧降下の抑制
等を図ることができる。
また別の構成例として、図１３（Ａ）には電源電圧の供給を停止してもデータの保持を
可能とすることで、パワーゲーティング可能な論理回路２０２Ａの回路図を図示する。論
理回路２０２Ａは、論理回路１０２およびスイッチ回路２０３の他、リセット信号ＲＳＴ
および反転リセット信号ＲＳＴｂが入力される論理回路１０２Ｅ、パワーゲーティング信
号ＰＧおよび信号ＢＧが与えられるスイッチ回路２０３Ｄを有する。
スイッチ回路２０３Ｄは、信号ＰＧに応じてオンまたはオフが制御される。信号ＰＧは
、パワーゲーティング時にデータを保持するための信号である。スイッチ回路２０３Ｄを
構成するトランジスタは、他の論理回路と同様にＯＳトランジスタとする。ＯＳトランジ
スタはオフ電流が極めて小さい。そのためスイッチ回路２０３Ｄが有するトランジスタを
オフとすることで、図１３（Ａ）に図示するノードＳＮおよびノードＳＮｂに論理回路２
０２Ａに与えられたデータに応じた電荷を保持することができる。
図１３（Ａ）に示す論理回路２０２Ａは、非同期リセット型で、且つパワーゲーティン
グ機能を有するフリップフロップ回路として機能する。図１３（Ｂ）では、図１３（Ａ）
の回路記号のシンボルを図示している。
次いで図１３（Ａ）に図示する論理回路２０２Ａの動作について図１４を用いて説明す
る。図１４には図１３（Ａ）に図示する論理回路２０２Ａの動作を説明するためのタイミ
ングチャートを示す。図１４では信号処理の実行時（Ｒｕｎ）、データバックアップ時（
ＢＫ）、パワーゲーティング時（ＰＧ）、データリカバリー時（Ｒｅｃｏｖｅｒｙ）に分
けて図示している。
図１４に図示するタイミングチャートにおいて、時刻Ｔ２１乃至Ｔ２２では、信号処理
の実行状態からデータバックアップ状態に移行する。このとき、信号ＢＧをローレベルと
してスイッチ回路２０３Ｄが有するトランジスタをノーマリーオフ状態とする。そして時
刻Ｔ２２乃至Ｔ２３では、信号ＰＧをローレベルにする。ノードＳＮおよびノードＳＮｂ
に接続された容量素子には、データに応じた電荷が保持される。
時刻Ｔ２３乃至Ｔ２４では、電圧ＶＤＤおよび電圧ＶＤＨをローレベルとし、電源線間
に流れる電流をなくすことができる。この間、ノードＳＮおよびノードＳＮｂに接続され
た容量素子には、データに応じた電荷が保持される。ＯＳトランジスタは、信号ＢＧがロ
ーレベルであるため、ノーマリーオフ状態である。そのため、ノードＳＮおよびノードＳ
Ｎｂに接続された容量素子には、データに応じた電荷が保持され続ける。
時刻Ｔ２４乃至Ｔ２５では、パワーゲーティングの状態からデータリカバリー状態に移
行する。このとき、ローレベルとしていた電圧ＶＤＤおよび電圧ＶＤＨを与える配線の電
位を電圧ＶＤＤおよび電圧ＶＤＨに戻す。ＯＳトランジスタは、信号ＢＧがローレベルで
あるため、ノーマリーオフ状態である。そのため、ノードＳＮおよびノードＳＮｂに接続
された容量素子には、データに応じた電荷が保持され続ける。
時刻Ｔ２５乃至Ｔ２６では、クロック信号ＣＬＫをハイレベルにする。そのため、ノー
ドＳＮおよびノードＳＮｂに保持されたデータに応じた電荷に応じた信号が、ノードＳＮ
およびノードＳＮｂに接続された論理回路１０２から論理回路１０２Ｅに出力される。
時刻Ｔ２６乃至Ｔ２７では、クロック信号ＣＬＫをローレベルにして、信号ＢＧおよび
信号ＰＧをハイレベルにする。ノードＳＮおよびノードＳＮｂにデータを保持した直前の
状態に戻る。そして、時刻Ｔ２７以降、再びクロック信号ＣＬＫおよび反転クロック信号
ＣＬＫｂを与えて、信号処理を実行させる。
論理回路２０２Ａは、上記説明した論理回路１０２および論理回路１０２Ｅ等を有する
。そのため配線ＶＤＨＬと配線ＶＳＳＬ間の貫通電流を確実に低減することができる。
なお図１３（Ａ）で説明した構成は、図１５（Ａ）に示す回路図においても実現可能で
ある。すなわち論理回路２０２Ｂのように、反転入力信号及び反転出力信号を伝える配線
を省略した構成においても実現可能である。同様に図１５（Ｂ）に図示する論理回路２０
２Ｃの回路図のように、ＮＡＮＤ回路をＮＯＲ回路に置き換えた構成としても実現可能で
ある。
また別の構成例として、図１６に示す論理回路２０２Ｄは上記説明した論理回路を応用
した２ビットのカウンタ（非同期リセット機能付き）の構成例の回路図である。図１６に
示す回路構成は、上記説明した異なる機能を有する論理回路を組み合わせることで実現可
能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジス
タの構成例について説明する。
＜トランジスタの構造例＞
図１７（Ａ）乃至（Ｃ）は、一例として図示するＯＳトランジスタであるトランジスタ
５００の断面図である。図１７（Ａ）はトランジスタ５００のチャネル長方向の断面図で
あり、図１７（Ｂ）はトランジスタ５００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳト
ランジスタ）である。トランジスタ５００は、２００℃といった高温環境下においても、
良好なスイッチング特性を取り得ることができるため、高温環境下においても信頼性に優
れた半導体装置とすることが可能である。加えて、オフ電流の低減を図ることが可能であ
るため、高温環境下においても低消費電力化が図られた半導体装置とすることが可能であ
る。
図１７（Ａ）および（Ｂ）に示す断面図では、絶縁体５１２、絶縁体５１４、および絶
縁体５１６が、順に積層して設けられている。絶縁体５１２、絶縁体５１４、および絶縁
体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい
。
例えば、絶縁体５１４には、例えば、下層の基板などから、トランジスタ５００を設け
る領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい
。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用
いることができる。また、水素に対するバリア性を有する膜として、例えば、絶縁体５１
４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いるこ
とが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５
００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジス
タ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、および絶縁体５１６には、比較的誘電率が低い材料を層
間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５
１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いるこ
とができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１７（Ａ）、（Ｂ）に示すように、トランジスタ５００は、絶縁体５１６の上に配置
された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の
上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化
物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に、互いに離して配置
された導電体５４２ａ、および導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ
上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体
５８０と、開口の中に配置された導電体５６０と、酸化物５３０ｂ、導電体５４２ａ、導
電体５４２ｂ、および絶縁体５８０と、導電体５６０と、の間に配置された絶縁体５５０
と、酸化物５３０ｂ、導電体５４２ａ、導電体５４２ｂ、および絶縁体５８０と、絶縁体
５５０と、の間に配置された酸化物５３０ｃと、を有する。
また、図１７（Ａ）、（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体
５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されること
が好ましい。また、図１７（Ａ）、（Ｂ）に示すように、導電体５６０は、絶縁体５５０
の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設け
られた導電体５６０ｂと、を有することが好ましい。また、図１７（Ａ）、（Ｂ）に示す
ように、絶縁体５８０、導電体５６０、および絶縁体５５０の上に絶縁体５７４が配置さ
れることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃをまと
めて酸化物５３０という場合がある。また、導電体５４２ａおよび導電体５４２ｂをまと
めて導電体５４２という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸
化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの３層を積層する構成について示
しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸
化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造
、または４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では
、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものでは
ない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であっ
てもよい。また、図１７（Ａ）（Ｂ）に示すトランジスタ５００は一例であり、その構造
に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａお
よび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記の
ように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂ
に挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび
導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つま
り、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自
己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設
けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図るこ
とができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に
形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域
を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に
形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチン
グ速度を向上させ、高い周波数特性を有せしめることができる。
絶縁体５５０は、ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多
くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領
域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に
接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信
頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸
化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０
×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃ
ｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお
、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１
００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、
酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）こ
とが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が
有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジ
ルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３
）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁
体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が
進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲー
ト絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちなが
ら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにく
い）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶
縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶
縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む
酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用い
て絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、ト
ランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層とし
て機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニ
ウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、
酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記
の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい
。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンお
よび酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ－ｋ材料の絶縁体と絶縁体５
２０とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができ
る。
なお、絶縁体５２０、絶縁体５２２、および絶縁体５２４が、２層以上の積層構造を有
していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からな
る積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として
機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－
Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリ
リウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウ
ムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物
５３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域にとして機能する金属酸化物は、バンドギャッ
プが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように
、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減す
ることができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａ
よりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することが
できる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃより
も上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができ
る。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有す
ることが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素
中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元
素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物
において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物におけ
る、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに
用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる
金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、
酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化
物を、用いることができる。
また、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３
０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化
物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さ
いことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、
伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化
物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連
続的に変化または連続接合するともいうことができる。このようにするためには、酸化物
５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面に
おいて形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、
酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形
成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物
５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸
化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５
３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸
化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。
そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高
いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２
（導電体５４２ａ、および導電体５４２ｂ）が設けられる。導電体５４２としては、アル
ミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タン
グステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、
ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ば
れた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合
わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステ
ン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ル
テニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッ
ケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタ
ンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム
、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含
む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料
であるため、好ましい。
また、図１７（Ａ）に示すように、酸化物５３０の、導電体５４２との界面とその近傍
には、低抵抗領域として、領域５４３（領域５４３ａ、および領域５４３ｂ）が形成され
る場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機
能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域
５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２を設けることで、領域５４３の酸素濃度
が低減する場合がある。また、領域５４３に導電体５４２に含まれる金属と、酸化物５３
０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３の
キャリア密度が増加し、領域５４３は、低抵抗領域となる。
絶縁体５４４は、導電体５４２を覆うように設けられ、導電体５４２の酸化を抑制する
。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように
設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニ
ウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウ
ムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化
物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニ
ウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフ
ニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程で
の熱処理において、結晶化しにくいため好ましい。なお、導電体５４２に耐酸化性を有す
る材料、または、酸素を吸収しても著しく導電性が低下しない材料を用いる場合、絶縁体
５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内
側（上面および側面）接して配置することが好ましい。絶縁体５５０は、加熱により酸素
が放出される絶縁体を用いて形成することが好ましい。例えば、昇温脱離ガス分析（ＴＤ
Ｓ分析）にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ
３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０
×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上で
ある酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以
上７００℃以下の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素およ
び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に
、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に
接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂ
のチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様
に、絶縁体５５０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶
縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁
体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制す
る金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制
される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。ま
た、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物として
は、絶縁体５４４に用いることができる材料を用いればよい。
ゲート電極として機能する導電体５６０は、図１７（Ａ）、（Ｂ）では２層構造として
示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子
（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電
性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少な
くとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５
６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素によ
り、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡
散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテ
ニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電
性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、
導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミ
ニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構
造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよ
い。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２上に設けられる。絶縁体５８０
は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン
、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する
酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化
窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸
化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される
絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化
物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５
８０中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成さ
れる。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電
体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５
６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大き
くすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電
体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト
比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することがで
きる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５５０の上
面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜すること
で、絶縁体５５０および絶縁体５８０へ過剰酸素領域を設けることができる。これにより
、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、
ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグ
ネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることがで
きる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であ
っても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング
法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリ
ア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好まし
い。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度
が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された
開口に、導電体５４０ａおよび導電体５４０ｂを配置する。導電体５４０ａおよび導電体
５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０
ｂは、トランジスタ５００と接続するプラグ、または配線としての機能を有する。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置におい
て、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オ
ン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オ
フ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消
費電力が低減された半導体装置を提供することができる。または、酸化物半導体を有する
トランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られる
ものではない。以下、トランジスタ５００に用いることができる構造例について説明する
。
＜トランジスタの構造例１＞
図１８（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する
。図１８（Ａ）はトランジスタ５１０Ａの上面図である。図１８（Ｂ）は、図１８（Ａ）
に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１８（Ｃ）は、図１８（Ａ）に一点
鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１８（Ａ）の上面図では、図の明瞭
化のために一部の要素を省いて図示している。
図１８（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能
する絶縁体５１１、絶縁体５１２、絶縁体５１４、絶縁体５１６、絶縁体５８０、絶縁体
５８２、および絶縁体５８４を示している。また、トランジスタ５１０Ａと電気的に接続
し、コンタクトプラグとして機能する導電体５４６（導電体５４６ａ、および導電体５４
６ｂ）を示している。
トランジスタ５１０Ａは、ゲート電極として機能する導電体５６０（導電体５６０ａ、
および導電体５６０ｂ）と、ゲート絶縁膜として機能する絶縁体５５０と、チャネルが形
成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５
３０ｃ）と、ソースまたはドレインの一方として機能する導電体５４２ａと、ソースまた
はドレインの他方として機能する導電体５４２ｂと、絶縁体５７４とを有する。
また、図１８（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ａでは、酸化物５
３０ｃ、絶縁体５５０、および導電体５６０が、絶縁体５８０に設けられた開口部内に、
絶縁体５７４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、および導電体
５６０は、導電体５４２ａ、および導電体５４２ｂとの間に配置される。
絶縁体５１１、および絶縁体５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニ
ウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ
）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例え
ば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、
酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい
。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化
シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水または水素などの不純物が、基板側からトランジスタ５１
０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁
体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を
有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸
素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（
上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体
５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水
素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５１０Ａ側に拡散する
のを抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が
低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
トランジスタ５１０Ａにおいて、導電体５６０は、ゲート電極として機能する場合があ
る。
絶縁体５１４、および絶縁体５１６は、絶縁体５１１または絶縁体５１２と同様に、層
間膜として機能する。例えば、絶縁体５１４は、水または水素などの不純物が、基板側か
らトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい
。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ
５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁
体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、
配線間に生じる寄生容量を低減することができる。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を
有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不
純物の混入を抑制する層として機能する。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハ
フニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、
チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂ
ａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層また
は積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲー
ト絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜とし
て機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジ
スタ動作時のゲート電位の低減が可能となる。
例えば、絶縁体５２１は、熱的に安定していることが好ましい。例えば、酸化シリコン
および酸化窒化シリコンは、熱的に安定であるため、ｈｉｇｈ－ｋ材料の絶縁体と絶縁体
５２２とを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることがで
きる。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸
化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。
酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成さ
れた構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化
物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された
構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０と
して、上述した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５７４を介し
て設けられることが好ましい。絶縁体５７４がバリア性を有する場合、絶縁体５８０から
の不純物が酸化物５３０へと拡散することを抑制することができる。
導電体５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する
。
導電体５４２ａと、導電体５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなど
の金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなど
の金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため
、好ましい。
また、図１８（Ａ）、（Ｂ）および（Ｃ）では単層構造を示したが、２層以上の積層構
造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チ
タン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を
積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造
、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造と
してもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてア
ルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成す
る三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリ
ブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜ま
たは窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫また
は酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に
対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５７４を
成膜する際に、導電体５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、
酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用い
ることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２の材料選択の幅を広げることができる。例えば
、導電体５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が
高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用
いることができる。
絶縁体５５０は、ゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設け
られた開口部内に、酸化物５３０ｃ、および絶縁体５７４を介して設けられることが好ま
しい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リー
ク電流などの問題が生じる場合がある。その場合、絶縁体５５０は、積層構造としてもよ
い。ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材
料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位
の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる
。
ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上
の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子な
どの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、
酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する
導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡
散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散
を抑制する機能とする。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料
選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０
ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タン
タル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電体５６
０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる
。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電
気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕ
ｃｔｏｒ）電極と呼ぶことができる。
導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料
を用いることが好ましい。また、導電体５６０は、配線として機能するため、導電性が高
い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主
成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としても
よく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５８０と、トランジスタ５１０Ａとの間に絶縁体５７４を配置する。絶縁体５７
４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料
を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好
ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、
酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタル
などの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物が酸
化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することが
できる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制
することができる。
絶縁体５８０、絶縁体５８２、および絶縁体５８４は、層間膜として機能する。
絶縁体５８２は、絶縁体５１４と同様に、水または水素などの不純物が、外部からトラ
ンジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁体５８０、および絶縁体５８４は、絶縁体５１６と同様に、絶縁体５８２よ
りも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生
じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁体５８０、絶縁体５８２、および絶縁体５８４に
埋め込まれた導電体５４６などのプラグや配線を介して、他の構造と電気的に接続しても
よい。
また、導電体５４６の材料としては、金属材料、合金材料、金属窒化物材料、または金
属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐
熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ま
しい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低
抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電体５４６としては、例えば、水素、および酸素に対してバリア性を有する
導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで
、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる
。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有す
る半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有する
トランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑
制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供すること
ができる。
＜トランジスタの構造例２＞
図１９（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する
。図１９（Ａ）はトランジスタ５１０Ｂの上面図である。図１９（Ｂ）は、図１９（Ａ）
に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１９（Ｃ）は、図１９（Ａ）に一点
鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１９（Ａ）の上面図では、図の明瞭
化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂはトランジスタ５１０Ａの変形例である。よって、説明の繰り返
しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｂは、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と
、酸化物５３０ｃ、絶縁体５５０、および導電体５６０と、が重畳する領域を有する。当
該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御
性が高いトランジスタを提供することができる。
ゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上
の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子な
どの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、
酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する
導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料
選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０
ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面および側面、絶縁体５５０の側面、および酸化物５３０ｃの
側面を覆うように、絶縁体５７４を設けることが好ましい。なお、絶縁体５７４は、水ま
たは水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いると
よい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。ま
た、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イット
リウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属
酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁体５７４を設けることで、導電体５６０の酸化を抑制することができる。また、絶
縁体５７４を有することで、絶縁体５８０が有する水、および水素などの不純物がトラン
ジスタ５１０Ｂへ拡散することを抑制することができる。
また、導電体５４６と、絶縁体５８０との間に、バリア性を有する絶縁体５７６（絶縁
体５７６ａ、および絶縁体５７６ｂ）を配置してもよい。絶縁体５７６を設けることで、
絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制するこ
とができる。
また、バリア性を有する絶縁体５７６を設けることで、プラグや配線に用いられる導電
体の材料選択の幅を広げることができる。例えば、導電体５４６に、酸素を吸収する性質
を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供す
ることができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方
で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい
導電体を用いることができる。
＜トランジスタの構造例３＞
図２０（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する
。図２０（Ａ）はトランジスタ５１０Ｃの上面図である。図２０（Ｂ）は、図２０（Ａ）
に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図２０（Ｃ）は、図２０（Ａ）に一点
鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図２０（Ａ）の上面図では、図の明瞭
化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃはトランジスタ５１０Ａの変形例である。よって、説明の繰り返
しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図２０（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、導電体５４２ａと
酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間
に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導
電体５４７ａ（導電体５４７ｂ）の上面および導電体５６０側の側面を越えて延在し、酸
化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７は、導電体５４２に用
いることができる導電体を用いればよい。さらに、導電体５４７の膜厚は、少なくとも導
電体５４２より厚いことが好ましい。
図２０（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、上記のような構成
を有することにより、トランジスタ５１０Ａよりも、導電体５４２を導電体５６０に近づ
けることができる。または、導電体５４２ａの端部および導電体５４２ｂの端部と、導電
体５６０を重ねることができる。これにより、トランジスタ５１０Ｃの実質的なチャネル
長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重
畳して設けられることが好ましい。このような構成にすることで、導電体５４６ａ（導電
体５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５
４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐ
ことができる。
また、図２０（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ５１０Ｃは、絶縁体５４
４の上に接して絶縁体５４５を配置する構成にしてもよい。絶縁体５４４としては、水ま
たは水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５１０Ｃに混
入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては
、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４
としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリ
コンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
＜トランジスタの構造例４＞
図２１（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する
。図２１（Ａ）はトランジスタ５１０Ｄの上面図である。図２１（Ｂ）は、図２１（Ａ）
に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図２１（Ｃ）は、図２１（Ａ）に一点
鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図２１（Ａ）の上面図では、図の明瞭
化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを
防ぐため、主に上記トランジスタと異なる点について説明する。
図２１（Ａ）乃至（Ｃ）では、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０
上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電
体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０
と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導
電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少
を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる
。
なお、金属酸化物５５２は、ゲートの一部としての機能を有してもよい。例えば、酸化
物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いること
ができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５
５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃ
ｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。し
たがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化
物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい
。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすること
ができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート
電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（
ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層
構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁
膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０か
らの電界の影響を弱めることなく、トランジスタ５１０Ｄのオン電流の向上を図ることが
できる。または、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５
２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、
導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁
体５５０、および金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物
５３０との間の物理的な距離、および導電体５６０から酸化物５３０へかかる電界強度を
、容易に適宜調整することができる。
具体的には、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、
金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリ
ウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲル
マニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属
酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは
、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結
晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるト
ランジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有す
る絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用
いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が
酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水または水素
などの不純物が、導電体５６０および絶縁体５５０を介して、酸化物２３０に混入するこ
とを抑制することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５
６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基
板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とするこ
とができる。
なお、絶縁体５７１に、水または水素などの不純物、および酸素の透過を抑制する機能
を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場
合、絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物
５５２、絶縁体５５０、および酸化物５３０ｃの一部を選択的に除去することで、これら
の側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａお
よび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として
機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング
法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸
化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。な
お、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう
。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理す
ることにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよ
び領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、
領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合があ
る。
絶縁体５７１および／または導電体５６０をマスクとして用いることで、領域５３１ａ
および領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よっ
て、領域５３１ａおよび／または領域５３１ｂと、導電体５６０が重ならず、寄生容量を
低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａま
たは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３
１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しき
い値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオ
フセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述
した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７
５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５
７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁
体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとする
ことができる。
また、トランジスタ５１０Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶
縁体５５０、および酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比
誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、
窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化
シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または
樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中
に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シ
リコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能
を有することが好ましい。
また、トランジスタ５１０Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５７４を有す
る。絶縁体５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリン
グ法を用いることにより、水または水素などの不純物の少ない絶縁体を成膜することがで
きる。例えば、絶縁体５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合があ
る。従って、絶縁体５７４が酸化物２３０および絶縁体５７５から水素および水を吸収す
ることで、酸化物２３０および絶縁体５７５の水素濃度を低減することができる。
＜トランジスタの構造例５＞
図２２（Ａ）乃至図２２（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図
２２（Ａ）はトランジスタ５１０Ｅの上面図である。図２２（Ｂ）は、図２２（Ａ）に一
点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図２２（Ｃ）は、図２２（Ａ）に一点鎖線
Ｗ１－Ｗ２で示す部位の断面図である。なお、図２２（Ａ）の上面図では、図の明瞭化の
ために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを
防ぐため、主に上記トランジスタと異なる点について説明する。
図２２（Ａ）乃至図２２（Ｃ）では、導電体５４２を設けずに、露出した酸化物５３０
ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３
１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化
物５３０ｂと、絶縁体５７４の間に、絶縁体５７３を有する。
図２２（Ａ）乃至図２２（Ｃ）に示す、領域５３１（領域５３１ａ、および領域５３１
ｂ）は、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１は、例えば、
ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとし
て用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３
０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成さ
れる。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加
するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング
法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが
挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いて
もよい。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセ
ノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒ
ｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラ
インの装置を使用することができるため、好ましい。既存の設備を転用することができ、
設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁体５７３となる絶縁膜、およ
び絶縁体５７４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、および絶縁
体５７４となる絶縁膜を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶
縁体５５０とが重畳する領域を設けることができる。
具体的には、絶縁体５７４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶
縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲー
トを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７
３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁
体５７４、および絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設け
られた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、
絶縁体５５０となる絶縁膜、および導電体５６０となる導電膜を順に成膜した後、絶縁体
５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５
０となる絶縁膜、および導電体５６０となる導電膜の一部を除去することで、図２２（Ａ
）乃至図２２（Ｃ）に示すトランジスタを形成することができる。
なお、絶縁体５７３、および絶縁体５７４は必須の構成ではない。求めるトランジスタ
特性により、適宜設計すればよい。
図２２（Ａ）乃至図２２（Ｃ）に示すトランジスタは、既存の装置を転用することがで
き、さらに、導電体５４２を設けないため、コストの低減を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施す
ることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる電子装
置の一例について説明する。
本発明の一形態に係わる半導体装置は、様々な電子装置に搭載することができる。特に
、本発明の一形態に係わる半導体装置は、高温環境下での取り扱いが想定される電子装置
内の制御プロセッサ用のＩＣとして用いることができる。電子装置の例としては、例えば
車両などの移動体の他、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ
調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機
、オーディオビジュアル機器などが挙げられる。
図２３（Ａ）乃至図２３（Ｄ）に、電子装置の例を示す。
図２３（Ａ）は移動体の一例である自動車５７００を示す図である。上記実施の形態で
説明した半導体装置は、自動車５７００内のセンサやアクチュエータをいった装置を制御
する制御システムに用いることができる。
図２３（Ｂ）は移動体の一例である電動二輪車５８００を示す図である。上記実施の形
態で説明した半導体装置は、電動二輪車５８００内のセンサやアクチュエータをいった装
置を制御する制御システム、あるいはバッテリーのマネジメントシステムに用いることが
できる。
なお、上述では、移動体の一例として自動車、電動二輪車について説明しているが、移
動体は自動車、電動二輪車に限定されない。例えば、移動体としては、電車、モノレール
、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げ
ることができ、これらの移動体に本発明の一形態に係わる半導体装置を適用することがで
きる。
図２３（Ｃ）は、電子装置の一例である電子レンジ５９００を示している。上記実施の
形態で説明した半導体装置は、電子レンジ５９００内の電流を流すためのパワーデバイス
を制御するための制御用ＩＣ等に用いることができる。
図２３（Ｄ）は、電子装置の一例である電気冷凍冷蔵庫６０００を示している。上記実
施の形態で説明した半導体装置は、電気冷凍冷蔵庫６０００内の電流を流すためのパワー
デバイスを制御するための制御用ＩＣ等に用いることができる。
本発明の一形態に係わる半導体装置は、温度の高い環境においても信頼性に優れた動作
を可能にするとともに、低消費電力化を図ることができる。また、電子装置の低消費電力
化を図ることができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施す
ることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の
一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場
合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立し
たブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎
に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわた
って一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で
説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示
したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期
すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば
、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信
号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの
一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極
、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、ト
ランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソース
とドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、
状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基
準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地
電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖ
を意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、
配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状
況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「
導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」と
いう用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オ
フ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、
スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導
体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートと
が重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距
離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状
態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネ
ルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう
。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的
に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在する
とき、ＡとＢとの電気信号の授受を可能とするものをいう。
ＩＮ１：端子、ＩＮ２Ｂ：端子、Ｌ１－Ｌ２：一点鎖線、Ｔ１：時刻、Ｔ２：時刻、Ｔ３
：時刻、Ｔ４：時刻、Ｔ５：時刻、Ｔ６：時刻、Ｔ７：時刻、Ｔ８：時刻、Ｔ１１：時刻
、Ｔ１２：時刻、Ｔ１３：時刻、Ｔ１４：時刻、Ｔ２１：時刻、Ｔ２２：時刻、Ｔ２３：
時刻、Ｔ２４：時刻、Ｔ２５：時刻、Ｔ２６：時刻、Ｔ２７：時刻、１００：半導体装置
、１００Ａ：半導体装置、１０１：信号生成回路、１０２：論理回路、１０２Ｂ：論理回
路、１０２Ｃ：論理回路、１０２Ｄ：論理回路、１０２Ｅ：論理回路、１１１：トランジ
スタ、１１２：トランジスタ、１１３：トランジスタ、１１４：トランジスタ、１１５：
トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、
１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トラン
ジスタ、１２８：トランジスタ、１３１：トランジスタ、１３８：トランジスタ、１５１
：トランジスタ、１６５：トランジスタ、２０１：信号処理回路、２０２：論理回路、２
０２Ａ：論理回路、２０２Ｂ：論理回路、２０２Ｃ：論理回路、２０２Ｄ：論理回路、２
０３：スイッチ回路、２０３Ａ：スイッチ回路、２０３Ｂ：スイッチ回路、２０３Ｃ：ス
イッチ回路、２０３Ｄ：スイッチ回路、２３０：酸化物、３００：トランジスタ、５００
：トランジスタ、５１０Ａ：トランジスタ、５１０Ｂ：トランジスタ、５１０Ｃ：トラン
ジスタ、５１０Ｄ：トランジスタ、５１０Ｅ：トランジスタ、５１１：絶縁体、５１２：
絶縁体、５１４：絶縁体、５１６：絶縁体、５２０：絶縁体、５２１：絶縁体、５２２：
絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３
０ｃ：酸化物、５３１：領域、５３１ａ：領域、５３１ｂ：領域、５４０ａ：導電体、５
４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３：領域
、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体
、５４６ａ：導電体、５４６ｂ：導電体、５４７：導電体、５４７ａ：導電体、５４７ｂ
：導電体、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、
５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体
、５７５：絶縁体、５７６：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶
縁体、５８１：絶縁体、５８２：絶縁体、５８４：絶縁体、５７００：自動車、５８００
：電動二輪車、５９００：電子レンジ、６０００：電気冷凍冷蔵庫、７０００Ａ：ＩＣ、
７０００Ｂ：ＩＣ、７００１：リード、７００２：プリント基板、７００３Ａ：回路部、
７００３Ｂ：回路部、７００４：実装基板、７０３１：ＯＳトランジスタ層、７０３２：
配線層、７０３３：ＯＳトランジスタ層

Claims (2)

  1. 第１のトランジスタ乃至第１５のトランジスタと、第１の配線及び第２の配線と、第１の入力端子乃至第４の入力端子と、第１の出力端子及び第２の出力端子と、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の出力端子と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第１の出力端子と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第２の入力端子と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタの第２のゲートは、前記第３の入力端子と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第５のトランジスタのゲートは、前記第１のトランジスタのゲートと電気的に接続され、
    前記第５のトランジスタの第２のゲートは、前記第４の入力端子と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第７のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
    前記第６のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
    前記第７のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第７のトランジスタのゲートは、前記第２の入力端子と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの一方は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第８のトランジスタの第２のゲートは、前記第２の入力端子と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第９のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第９のトランジスタのゲートは、前記第４の入力端子と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの一方は、前記第１０のトランジスタのゲートと電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第１０のトランジスタの第２のゲートは、前記第１の入力端子と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１１のトランジスタのソース又はドレインの他方は、前記第１０のトランジスタのゲートと電気的に接続され、
    前記第１１のトランジスタのゲートは、前記第３の入力端子と電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの一方は、前記第１３のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１２のトランジスタのソース又はドレインの他方は、前記第１の配線と電気的に接続され、
    前記第１２のトランジスタのゲートは、前記第１０のトランジスタのゲートと電気的に接続され、
    前記第１３のトランジスタのソース又はドレインの一方は、前記第２の出力端子と電気的に接続され、
    前記第１３のトランジスタのゲートは、前記第８のトランジスタのゲートと電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１４のトランジスタのソース又はドレインの他方は、前記第２の出力端子と電気的に接続され、
    前記第１４のトランジスタのゲートは、前記第４の入力端子と電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第１５のトランジスタのソース又はドレインの他方は、前記第２の出力端子と電気的に接続され、
    前記第１５のトランジスタのゲートは、前記第３の入力端子と電気的に接続される、
    半導体装置。
  2. 請求項１において、
    前記第１の配線に与えられる第１の電位は、前記第２の配線に与えられる第２の電位よりも高い、
    半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7554673B2 (ja) 2018-12-20 2024-09-20 株式会社半導体エネルギー研究所 半導体装置
JP7564092B2 (ja) 2019-03-29 2024-10-08 株式会社半導体エネルギー研究所 半導体装置
JPWO2021181192A1 (ja) * 2020-03-13 2021-09-16
US11616054B2 (en) * 2020-05-08 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249829A (ja) 2002-02-22 2003-09-05 Hitachi Ltd 半導体集積回路装置
JP2004354970A (ja) 2003-05-02 2004-12-16 Matsushita Electric Ind Co Ltd 半導体回路装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4647798A (en) * 1985-04-15 1987-03-03 Ncr Corporation Negative input voltage CMOS circuit
DE19622646B4 (de) 1995-06-06 2005-03-03 Kabushiki Kaisha Toshiba, Kawasaki Integrierte Halbleiterschaltungsvorrichtung
JP3195203B2 (ja) * 1995-06-06 2001-08-06 株式会社東芝 半導体集積回路
JP3547906B2 (ja) * 1996-06-18 2004-07-28 株式会社東芝 半導体集積回路装置
JP3400294B2 (ja) * 1997-04-25 2003-04-28 富士通株式会社 プル・アップ回路及び半導体装置
JP2001036388A (ja) * 1999-07-16 2001-02-09 Sharp Corp レベルシフト回路および半導体装置
JP3865689B2 (ja) * 2002-01-15 2007-01-10 松下電器産業株式会社 レベルシフト回路
US6960953B2 (en) 2003-05-02 2005-11-01 Matsushita Electric Industrial Co., Ltd. Semiconductor circuit device
KR101711236B1 (ko) 2009-10-09 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011155295A1 (en) 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
TWI557739B (zh) * 2011-05-20 2016-11-11 半導體能源研究所股份有限公司 半導體積體電路
JP6099336B2 (ja) 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
TWI654613B (zh) 2014-02-21 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
JP2015177347A (ja) * 2014-03-14 2015-10-05 株式会社東芝 レベルシフト回路
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
JP6906978B2 (ja) * 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
JP7337561B2 (ja) * 2019-06-25 2023-09-04 ローム株式会社 アナログスイッチ回路、ボリウム回路、半導体集積回路
JP7578594B2 (ja) * 2019-07-05 2024-11-06 株式会社半導体エネルギー研究所 半導体装置、蓄電装置および半導体装置の動作方法
JPWO2021181192A1 (ja) * 2020-03-13 2021-09-16

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003249829A (ja) 2002-02-22 2003-09-05 Hitachi Ltd 半導体集積回路装置
JP2004354970A (ja) 2003-05-02 2004-12-16 Matsushita Electric Ind Co Ltd 半導体回路装置

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