JP7764862B2 - Silicon carbide semiconductor device - Google Patents
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Description
本開示は、炭化珪素半導体装置に関する。 This disclosure relates to silicon carbide semiconductor devices.
本出願は、２０２０年１２月１８日出願の日本出願第２０２０－２１０１００号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。 This application claims priority to Japanese Application No. 2020-210100, filed on December 18, 2020, and incorporates by reference all of the contents of that Japanese application.
炭化珪素半導体装置の一つとして、層間絶縁膜に形成されたコンタクトホールの内側に、ボディ領域に接続されるコンタクト領域がゲートトレンチに沿って断続的に配置されたトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている（たとえば、特許文献１）。 One silicon carbide semiconductor device disclosed is a trench-gate MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in which contact regions connected to the body region are arranged discontinuously along the gate trench inside a contact hole formed in an interlayer insulating film (see, for example, Patent Document 1).
本開示の炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、前記ソース領域及び前記コンタクト領域に接続されたソース電極をさらに有し、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチは前記ソース領域により囲まれ、前記ソース領域は、前記第１方向に垂直な第２方向で隣り合う前記ゲートトレンチと前記コンタクト領域とにより挟まれた部分を有する。 The silicon carbide semiconductor device disclosed herein comprises a silicon carbide substrate having a first main surface and a second main surface opposite the first main surface. The silicon carbide substrate has a drift region having a first conductivity type, a body region provided on the drift region and having a second conductivity type different from the first conductivity type, a source region provided on the body region so as to be separated from the drift region and having the first conductivity type, and a contact region provided on the body region and having the second conductivity type. The first main surface is provided with a gate trench defined by a side surface that penetrates the source region and the body region to reach the drift region and a bottom surface continuous with the side surface, and extending in a first direction parallel to the first main surface. The silicon carbide substrate further comprises a source electrode connected to the source region and the contact region. When viewed in a plan view perpendicular to the first main surface, the gate trench is surrounded by the source region, and the source region has a portion sandwiched between the gate trench and the contact region that are adjacent to each other in a second direction perpendicular to the first direction.
［本開示が解決しようとする課題］
従来のコンタクト領域が断続的に配置されたＭＯＳＦＥＴでは、十分な短絡耐量が得られない。
[Problem to be solved by the present disclosure]
Conventional MOSFETs with discontinuously arranged contact regions do not provide sufficient short-circuit resistance.
本開示は、短絡耐量を向上できる炭化珪素半導体装置を提供することを目的とする。 The present disclosure aims to provide a silicon carbide semiconductor device that can improve short-circuit resistance.
［本開示の効果］
本開示によれば、短絡耐量を向上できる。
[Effects of the present disclosure]
According to the present disclosure, it is possible to improve short circuit resistance.
実施するための形態について、以下に説明する。 The form for implementation is described below.
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
Description of the embodiments of the present disclosure
First, embodiments of the present disclosure will be listed and described. In the following description, the same or corresponding elements will be given the same symbols, and the same description will not be repeated. In the crystallographic descriptions in this specification, individual directions are represented by [ ], collective directions by <>, individual planes by ( ), and collective planes by { }. Furthermore, negative indices in crystallography are usually represented by placing a "-" (bar) above the number, but in this specification, a negative sign is placed before the number.
〔１〕 本開示の一態様に係る炭化珪素半導体装置は、第１主面と、前記第１主面と反対側の第２主面とを有する炭化珪素基板を備え、前記炭化珪素基板は、第１導電型を有するドリフト領域と、前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、を有し、前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、前記ソース領域及び前記コンタクト領域に接続されたソース電極をさらに有し、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチは前記ソース領域により囲まれ、前記ソース領域は、前記第１方向に垂直な第２方向で隣り合う前記ゲートトレンチと前記コンタクト領域とにより挟まれた部分を有する。[1] a source region having the first conductivity type and provided on the body region so as to be spaced from the drift region; and a contact region having the second conductivity type and provided on the body region; a gate trench provided in the first main surface; the gate trench extending in a first direction parallel to the first main surface; the gate trench having a side surface penetrating the source region and the body region to reach the drift region and a bottom surface continuous with the side surface; and a source electrode connected to the source region and the contact region; and when viewed in a plan view from a direction perpendicular to the first main surface, the gate trench is surrounded by the source region, and the source region has a portion sandwiched between the gate trench and the contact region adjacent to each other in a second direction perpendicular to the first direction.
炭化珪素半導体装置が短絡状態になると、短絡電流の一部は平面視でゲートトレンチの周囲を迂回し、ソース領域の第２方向でゲートトレンチ及びコンタクト領域により挟まれた部分（狭窄部分）に達し、ゲートトレンチの側面に沿ってドリフト領域に向かって流れる。短絡電流が流れると、ゲートトレンチよりも第２主面側で熱が発生し、この熱により第１主面の近傍の温度が上昇する。この結果、特に狭窄部分の電気抵抗が上昇し、短絡電流が流れにくくなり、短絡耐量を向上できる。 When a silicon carbide semiconductor device enters a short-circuit state, part of the short-circuit current bypasses the gate trench in a plan view, reaches the portion sandwiched between the gate trench and the contact region in the second direction of the source region (the narrowed portion), and flows along the side of the gate trench toward the drift region. When short-circuit current flows, heat is generated on the second main surface side of the gate trench, and this heat raises the temperature near the first main surface. As a result, electrical resistance increases, particularly in the narrowed portion, making it more difficult for short-circuit current to flow, thereby improving short-circuit resistance.
〔２〕 〔１〕において、前記ソース領域は、前記第２方向で隣り合う前記ゲートトレンチにより挟まれた部分を有し、前記第１方向に垂直な断面において、前記ソース領域の前記ゲートトレンチ及び前記コンタクト領域により挟まれた部分の前記第２方向の長さは、隣り合う前記ゲートトレンチにより挟まれた部分の前記第２方向の長さよりも短くてもよい。この場合、狭窄部分により短絡耐量を向上しやすい。 [2] In [1], the source region may have a portion sandwiched between adjacent gate trenches in the second direction, and in a cross section perpendicular to the first direction, the length in the second direction of the portion of the source region sandwiched between the gate trench and the contact region may be shorter than the length in the second direction of the portion sandwiched between adjacent gate trenches. In this case, the narrowed portion makes it easier to improve short-circuit resistance.
〔３〕 〔１〕又は〔２〕において、前記コンタクト領域は、前記第２方向で前記ゲートトレンチの片側のみに設けられていてもよい。この場合、ソース領域のソース電極に接する部分を介して流れるオン電流の確保と、狭窄部分による短絡耐量の向上とを両立させやすい。 [3] In [1] or [2], the contact region may be provided on only one side of the gate trench in the second direction. In this case, it is easy to ensure that an on-current flows through the portion of the source region that contacts the source electrode, while improving short-circuit resistance by the narrowed portion.
〔４〕 〔１〕～〔３〕において、前記炭化珪素基板は、前記ゲートトレンチの前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、を有し、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチ及び前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、前記接続領域は、前記仮想直線上で前記電界緩和領域に接していてもよい。この場合、ソース電極から電界緩和領域にキャリアを供給することができ、帰還容量を低減することができる。帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上することができる。 [4] In [1] to [3], the silicon carbide substrate may have an electric field relaxation region provided between the bottom surface of the gate trench and the second main surface, extending in the first direction, and having the second conductivity type; and a connection region electrically connecting the contact region and the electric field relaxation region and having the second conductivity type, wherein, when viewed in a plan view from a direction perpendicular to the first main surface, the gate trench and the electric field relaxation region are on an imaginary line extending in the first direction, and the connection region is in contact with the electric field relaxation region on the imaginary line. In this case, carriers can be supplied from the source electrode to the electric field relaxation region, thereby reducing feedback capacitance. Reducing feedback capacitance reduces switching loss and improves switching speed.
〔５〕 〔４〕において、前記電界緩和領域は、前記ゲートトレンチの前記底面から離れていてもよい。この場合、オン抵抗が低下してオン電流が流れやすい。 [5] In [4], the electric field relaxation region may be spaced apart from the bottom surface of the gate trench. In this case, the on-resistance is reduced, making it easier for on-current to flow.
〔６〕 〔４〕又は〔５〕において、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチの下端は、前記電界緩和領域の内側にあってもよい。この場合、ゲートトレンチの下端における電界集中を緩和しやすい。[6] In [4] or [5], the lower end of the gate trench may be located inside the electric field relaxation region when viewed in a plan view perpendicular to the first main surface. In this case, electric field concentration at the lower end of the gate trench is easily relaxed.
〔７〕 〔６〕において、前記第１主面に垂直な方向から平面視したときに、前記ゲートトレンチの上端は、前記電界緩和領域の内側にあってもよい。この場合、ゲートトレンチの下端における電界集中を更に緩和しやすい。[7] In [6], the upper end of the gate trench may be located inside the electric field relaxation region when viewed in a plan view perpendicular to the first main surface. In this case, electric field concentration at the lower end of the gate trench is further reduced.
〔８〕 〔４〕～〔７〕において、前記ゲートトレンチが複数、一定の間隔で前記仮想直線と重なって設けられており、前記接続領域は、前記第１主面に垂直な方向から平面視したときに、前記第１方向で隣り合う前記ゲートトレンチの間に設けられていてもよい。この場合、ソース電極から電界緩和領域にキャリアを供給しやすく、帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上することができる。 [8] In [4] to [7], the gate trenches may be provided in multiple locations at regular intervals, overlapping the virtual straight line, and the connection region may be provided between adjacent gate trenches in the first direction when viewed in a plan view from a direction perpendicular to the first main surface. In this case, carriers can be easily supplied from the source electrode to the electric field relaxation region, and switching losses can be reduced by reducing feedback capacitance, thereby improving switching speed.
〔９〕 〔８〕において、前記第１方向で隣り合う前記ゲートトレンチの間の距離は、前記ゲートトレンチの前記第１方向における寸法の０．２０倍以上０．４０倍以下であってもよい。この場合、オン電流の確保と短絡耐量の向上とを両立させやすい。 [9] In [8], the distance between adjacent gate trenches in the first direction may be 0.20 to 0.40 times the dimension of the gate trench in the first direction. In this case, it is easy to ensure both on-state current and improved short-circuit resistance.
〔１０〕 〔１〕～〔９〕において、前記ゲートトレンチの前記側面は、｛０－３３－８｝面を含んでもよい。この場合、ゲートトレンチの側面において良好な移動度が得られ、チャネル抵抗を低減することができる。 [10] In [1] to [9], the side surface of the gate trench may include a {0-33-8} plane. In this case, good mobility can be obtained on the side surface of the gate trench, and channel resistance can be reduced.
［本開示の実施形態］
本開示の実施形態は、いわゆる縦型のＭＯＳＦＥＴ（炭化珪素半導体装置）に関する。図１は、実施形態に係る炭化珪素半導体装置における層間絶縁膜及び第１主面の構成を示す図である。図２は、実施形態に係る炭化珪素半導体装置における第１主面の構成を示す図である。図３～図７は、実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図３は、図１及び図２中のIII-III線に沿った断面図に相当する。図４は、図１及び図２中のIV-IV線に沿った断面図に相当する。図５は、図１及び図２中のV-V線に沿った断面図に相当する。図６は、図１及び図２中のVI-VI線に沿った断面図に相当する。図７は、図１及び図２中のVII-VII線に沿った断面図に相当する。
[Embodiments of the present disclosure]
An embodiment of the present disclosure relates to a so-called vertical MOSFET (silicon carbide semiconductor device). FIG. 1 is a diagram illustrating a configuration of an interlayer insulating film and a first main surface of a silicon carbide semiconductor device according to an embodiment. FIG. 2 is a diagram illustrating a configuration of a first main surface of a silicon carbide semiconductor device according to an embodiment. FIGS. 3 to 7 are cross-sectional views illustrating a configuration of a silicon carbide semiconductor device according to an embodiment. FIG. 3 corresponds to a cross-sectional view taken along line III-III in FIGS. 1 and 2. FIG. 4 corresponds to a cross-sectional view taken along line IV-IV in FIGS. 1 and 2. FIG. 5 corresponds to a cross-sectional view taken along line VV in FIGS. 1 and 2. FIG. 6 corresponds to a cross-sectional view taken along line VI-VI in FIGS. 1 and 2. FIG. 7 corresponds to a cross-sectional view taken along line VII-VII in FIGS. 1 and 2.
図１～図７に示されるように、本実施形態に係るＭＯＳＦＥＴ１００は、炭化珪素基板１０と、ゲート絶縁膜８１と、ゲート電極８２と、層間絶縁膜８３と、ソース電極６０と、ドレイン電極７０と、バリアメタル膜８４と、パッシベーション膜８５とを主に有している。炭化珪素基板１０は、炭化珪素単結晶基板５０と、炭化珪素単結晶基板５０上にある炭化珪素エピタキシャル層４０とを含む。炭化珪素基板１０は、第１主面１と、第１主面１と反対側の第２主面２とを有する。炭化珪素エピタキシャル層４０は第１主面１を構成し、炭化珪素単結晶基板５０は第２主面２を構成する。炭化珪素単結晶基板５０及び炭化珪素エピタキシャル層４０は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板５０は、例えば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。 As shown in Figures 1 to 7, the MOSFET 100 according to this embodiment mainly includes a silicon carbide substrate 10, a gate insulating film 81, a gate electrode 82, an interlayer insulating film 83, a source electrode 60, a drain electrode 70, a barrier metal film 84, and a passivation film 85. The silicon carbide substrate 10 includes a silicon carbide single crystal substrate 50 and a silicon carbide epitaxial layer 40 on the silicon carbide single crystal substrate 50. The silicon carbide substrate 10 has a first main surface 1 and a second main surface 2 opposite to the first main surface 1. The silicon carbide epitaxial layer 40 constitutes the first main surface 1, and the silicon carbide single crystal substrate 50 constitutes the second main surface 2. The silicon carbide single crystal substrate 50 and the silicon carbide epitaxial layer 40 are composed of, for example, hexagonal silicon carbide of polytype 4H. Silicon carbide single crystal substrate 50 contains n-type impurities such as nitrogen (N) and has an n-type (first conductivity type).
第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。好ましくは、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、例えば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、例えば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。 The first major surface 1 is a {0001} plane or a {0001} plane tilted at an off angle of 8° or less in the off direction. Preferably, the first major surface 1 is a (000-1) plane or a (000-1) plane tilted at an off angle of 8° or less in the off direction. The off direction may be, for example, the <11-20> direction or the <1-100> direction. The off angle may be, for example, 1° or more, or 2° or more. The off angle may be 6° or less, or 4° or less.
炭化珪素エピタキシャル層４０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、電界緩和領域１６と、接続領域１７と、コンタクト領域１８とを主に有する。 The silicon carbide epitaxial layer 40 mainly has a drift region 11, a body region 12, a source region 13, an electric field relaxation region 16, a connection region 17, and a contact region 18.
ドリフト領域１１は、例えば窒素またはリン（Ｐ）などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１は、例えば第３領域１１Ｃと、第４領域１１Ｄと、第５領域１１Ｅとを主に有している。The drift region 11 contains n-type impurities such as nitrogen or phosphorus (P) and has n-type conductivity. The drift region 11 mainly includes a third region 11C, a fourth region 11D, and a fifth region 11E.
ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、例えばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１２におけるｐ型不純物の実効濃度は、５×１０１７ｃｍ－３以上である。短チャネル効果（パンチスルー）は、ｐｎ接合領域からチャネル領域内に空乏層が広がってチャネル領域全体が空乏層になることによって発生し得る。ボディ領域１２におけるｐ型不純物の実効濃度を高くすることによって、チャネル領域に形成される空乏層の広がりを低減することができる。ボディ領域１２の厚さは、例えば０．７μｍよりも小さくてもよい。ボディ領域１２のｐ型不純物の実効濃度は、例えば１×１０１８ｃｍ－３程度である。 The body region 12 is provided on the drift region 11. The body region 12 contains p-type impurities such as aluminum (Al) and has a p-type (second conductivity type) conductivity. The effective concentration of the p-type impurities in the body region 12 is 5×10 17 cm −3 or more. The short channel effect (punch-through) can occur when a depletion layer extends from the pn junction region into the channel region, causing the entire channel region to become a depletion layer. Increasing the effective concentration of the p-type impurities in the body region 12 can reduce the extension of the depletion layer formed in the channel region. The thickness of the body region 12 may be less than 0.7 μm, for example. The effective concentration of the p-type impurities in the body region 12 is, for example, approximately 1×10 18 cm −3 .
ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、例えば窒素またはリンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１３は、第１主面１を構成する。ソース領域１３は、例えば第１領域１３Ａと、第２領域１３Ｂとを主に有している。ソース領域１３のｎ型不純物の実効濃度は、ボディ領域１２のｐ型不純物の実効濃度よりも高くてもよい。ソース領域１３のｎ型不純物の実効濃度は、例えば１×１０１９ｃｍ－３程度である。 The source region 13 is provided on the body region 12 so as to be separated from the drift region 11 by the body region 12. The source region 13 contains n-type impurities such as nitrogen or phosphorus and has n-type conductivity. The source region 13 constitutes the first main surface 1. The source region 13 mainly includes, for example, a first region 13A and a second region 13B. The effective concentration of the n-type impurity in the source region 13 may be higher than the effective concentration of the p-type impurity in the body region 12. The effective concentration of the n-type impurity in the source region 13 is, for example, about 1×10 19 cm −3 .
コンタクト領域１８は、例えばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８は、第１主面１を構成する。コンタクト領域１８のｐ型不純物の実効濃度は、例えばボディ領域１２のｐ型不純物の実効濃度及び接続領域１７のｐ型不純物の実効濃度よりも高い。コンタクト領域１８は、ソース領域１３を貫通し、ボディ領域１２に接する。コンタクト領域１８のｐ型不純物の実効濃度は、例えば１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。 The contact region 18 contains p-type impurities such as aluminum and has p-type conductivity. The contact region 18 constitutes the first main surface 1. The effective concentration of the p-type impurity in the contact region 18 is higher than the effective concentration of the p-type impurity in the body region 12 and the effective concentration of the p-type impurity in the connection region 17, for example. The contact region 18 penetrates the source region 13 and contacts the body region 12. The effective concentration of the p-type impurity in the contact region 18 is, for example, not less than 1×10 18 cm −3 and not more than 1×10 20 cm −3 .
第１主面１には、側面３と底面４とにより規定されるゲートトレンチ５が設けられている。側面３は、ソース領域１３及びボディ領域１２を貫通してドリフト領域１１に至る。底面４は、側面３と連なる。底面４は、ドリフト領域１１に位置する。底面４は、例えば第２主面２と平行な平面である。底面４を含む平面に対する側面３の角度θ１は、例えば４５°以上６５°以下である。角度θ１は、例えば５０°以上であってもよい。角度θ１は、例えば６０°以下であってもよい。側面３は、好ましくは、｛０－３３－８｝面を有する。｛０－３３－８｝面は、優れた移動度が得られる結晶面である。 A gate trench 5 defined by a side surface 3 and a bottom surface 4 is provided on the first major surface 1. The side surface 3 passes through the source region 13 and the body region 12 to reach the drift region 11. The bottom surface 4 is continuous with the side surface 3. The bottom surface 4 is located in the drift region 11. The bottom surface 4 is, for example, a plane parallel to the second major surface 2. The angle θ1 of the side surface 3 with respect to a plane including the bottom surface 4 is, for example, 45° or more and 65° or less. The angle θ1 may, for example, be 50° or more. The angle θ1 may, for example, be 60° or less. The side surface 3 preferably has a {0-33-8} plane. The {0-33-8} plane is a crystal plane that provides excellent mobility.
特に図１及び図２に示されるように、第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５は、第１主面１と平行な第１方向に延びる仮想直線Ｌ１と重なる。第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５は仮想直線Ｌ１上にある。仮想直線Ｌ１上には、複数のゲートトレンチ５が一定の間隔で設けられている。また、第１主面１に垂直な方向から平面視したときに、複数のゲートトレンチ５が、第１方向に垂直な第２方向にも一定の間隔で設けられている。複数のゲートトレンチ５が、例えばアレイ状に設けられていてもよい。 As shown in Figures 1 and 2 in particular, when viewed in a plan view from a direction perpendicular to the first main surface 1, the gate trench 5 overlaps with an imaginary line L1 extending in a first direction parallel to the first main surface 1. When viewed in a plan view from a direction perpendicular to the first main surface 1, the gate trench 5 is on the imaginary line L1. Multiple gate trenches 5 are provided at regular intervals on the imaginary line L1. Furthermore, when viewed in a plan view from a direction perpendicular to the first main surface 1, multiple gate trenches 5 are also provided at regular intervals in a second direction perpendicular to the first direction. Multiple gate trenches 5 may be provided, for example, in an array.
電界緩和領域１６は、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１６は、ゲートトレンチ５の底面４と第２主面２との間にある。つまり、電界緩和領域１６は、ゲートトレンチ５の底面４から離れている。電界緩和領域１６は、ゲートトレンチ５と同様に、第１主面１に垂直な方向から平面視したときに仮想直線Ｌ１と重なる。第１主面１に垂直な方向から平面視したときに、電界緩和領域１６は仮想直線Ｌ１上にある。仮想直線Ｌ１上において、電界緩和領域１６は複数のゲートトレンチ５に共通に設けられていてもよい。また、第１主面１に垂直な方向から平面視したときに、複数の電界緩和領域１６が第２方向に一定の間隔で設けられている。複数の電界緩和領域１６がストライプ状に設けられていてもよい。電界緩和領域１６のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。 The electric field relaxation region 16 contains p-type impurities such as Al and has p-type conductivity. The electric field relaxation region 16 is located between the bottom surface 4 of the gate trench 5 and the second major surface 2. That is, the electric field relaxation region 16 is spaced apart from the bottom surface 4 of the gate trench 5. Like the gate trench 5, the electric field relaxation region 16 overlaps with the imaginary line L1 when viewed in a plan view perpendicular to the first major surface 1. When viewed in a plan view perpendicular to the first major surface 1, the electric field relaxation region 16 is located on the imaginary line L1. On the imaginary line L1, the electric field relaxation region 16 may be provided in common to a plurality of gate trenches 5. Furthermore, when viewed in a plan view perpendicular to the first major surface 1, a plurality of electric field relaxation regions 16 are provided at regular intervals in the second direction. The plurality of electric field relaxation regions 16 may be provided in a striped pattern. The effective concentration of the p-type impurity in the electric field relaxation region 16 is, for example, 5×10 17 cm −3 or more and 5×10 18 cm −3 or less.
ドリフト領域１１の第５領域１１Ｅは、電界緩和領域１６よりも第２主面２側にある。第５領域１１Ｅは、電界緩和領域１６と接している。第５領域１１Ｅは、炭化珪素単結晶基板５０よりも第１主面１側にある。第５領域１１Ｅは、電界緩和領域１６と炭化珪素単結晶基板５０とに挟まれていてもよい。第５領域１１Ｅは、炭化珪素単結晶基板５０に連なっていてもよい。第５領域１１Ｅのｎ型不純物の実効濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。 Fifth region 11E of drift region 11 is located closer to second main surface 2 than electric field relaxation region 16. Fifth region 11E is in contact with electric field relaxation region 16. Fifth region 11E is located closer to first main surface 1 than silicon carbide single crystal substrate 50. Fifth region 11E may be sandwiched between electric field relaxation region 16 and silicon carbide single crystal substrate 50. Fifth region 11E may be continuous with silicon carbide single crystal substrate 50. The effective concentration of n-type impurities in fifth region 11E is, for example, not less than 5×10 15 cm −3 and not more than 5×10 16 cm −3 .
第４領域１１Ｄは、第５領域１１Ｅよりも第１主面１側にある。第４領域１１Ｄは、第５領域１１Ｅと連なっている。第４領域１１Ｄは、第２主面２と平行な方向において電界緩和領域１６と接している。第４領域１１Ｄと電界緩和領域１６とは、第２主面２と平行な同一平面に位置していてもよい。第４領域１１Ｄのｎ型不純物の実効濃度は、第５領域１１Ｅのｎ型不純物の実効濃度よりも高くてもよい。第４領域１１Ｄのｎ型不純物の実効濃度は、例えば５×１０１６ｃｍ－３以上５×１０１７ｃｍ－３以下である。 The fourth region 11D is closer to the first major surface 1 than the fifth region 11E. The fourth region 11D is continuous with the fifth region 11E. The fourth region 11D is in contact with the electric field relaxation region 16 in a direction parallel to the second major surface 2. The fourth region 11D and the electric field relaxation region 16 may be located on the same plane parallel to the second major surface 2. The effective concentration of n-type impurities in the fourth region 11D may be higher than the effective concentration of n-type impurities in the fifth region 11E. The effective concentration of n-type impurities in the fourth region 11D is, for example, not less than 5×10 16 cm −3 and not more than 5×10 17 cm −3 .
第３領域１１Ｃは、ボディ領域１２よりも第２主面２側にあり、電界緩和領域１６及び第４領域１１Ｄよりも第１主面１側にある。第３領域１１Ｃは、第４領域１１Ｄと連なっている。第３領域１１Ｃは、ボディ領域１２と、電界緩和領域１６及び第４領域１１Ｄとに挟まれている。第３領域１１Ｃは、ボディ領域１２、電界緩和領域１６及び第４領域１１Ｄの各々と接している。第３領域１１Ｃの上端面は、例えばゲートトレンチ５の底面４を含む。第３領域１１Ｃのｎ型不純物の実効濃度は、第４領域１１Ｄのｎ型不純物の実効濃度よりも低くてもよい。第３領域１１Ｃのｎ型不純物の実効濃度は、例えば５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。 The third region 11C is located closer to the second major surface 2 than the body region 12 and closer to the first major surface 1 than the electric field relaxation region 16 and the fourth region 11D. The third region 11C is continuous with the fourth region 11D. The third region 11C is sandwiched between the body region 12 and the electric field relaxation region 16 and the fourth region 11D. The third region 11C is in contact with each of the body region 12, the electric field relaxation region 16, and the fourth region 11D. The upper end surface of the third region 11C includes, for example, the bottom surface 4 of the gate trench 5. The effective concentration of the n-type impurity in the third region 11C may be lower than the effective concentration of the n-type impurity in the fourth region 11D. The effective concentration of the n-type impurity in the third region 11C is, for example, not less than 5×10 15 cm −3 and not more than 5×10 16 cm −3 .
ゲート絶縁膜８１は、例えば酸化膜である。ゲート絶縁膜８１は、例えば二酸化珪素を含む材料により構成されている。ゲート絶縁膜８１は、側面３及び底面４に接する。ゲート絶縁膜８１は、底面４において電界緩和領域１６と接する。ゲート絶縁膜８１は、側面３においてソース領域１３、ボディ領域１２及びドリフト領域１１の各々と接している。ゲート絶縁膜８１は、第１主面１においてソース領域１３と接していてもよい。 The gate insulating film 81 is, for example, an oxide film. The gate insulating film 81 is made of, for example, a material containing silicon dioxide. The gate insulating film 81 contacts the side surface 3 and the bottom surface 4. The gate insulating film 81 contacts the electric field reduction region 16 at the bottom surface 4. The gate insulating film 81 contacts each of the source region 13, the body region 12, and the drift region 11 at the side surface 3. The gate insulating film 81 may also contact the source region 13 at the first major surface 1.
ゲート電極８２は、ゲート絶縁膜８１上に設けられている。ゲート電極８２は、例えば導電性不純物を含むポリシリコン（ポリＳｉ）から構成されている。ゲート電極８２は、ゲートトレンチ５の内部に配置されている。ゲート電極８２の一部は、第１主面１上に配置されていてもよい。 The gate electrode 82 is provided on the gate insulating film 81. The gate electrode 82 is made of, for example, polysilicon (poly-Si) containing conductive impurities. The gate electrode 82 is disposed inside the gate trench 5. A portion of the gate electrode 82 may be disposed on the first main surface 1.
層間絶縁膜８３は、ゲート電極８２及びゲート絶縁膜８１に接して設けられている。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成されている。層間絶縁膜８３は、ゲート電極８２とソース電極６０とを電気的に絶縁している。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に設けられていてもよい。 The interlayer insulating film 83 is provided in contact with the gate electrode 82 and the gate insulating film 81. The interlayer insulating film 83 is made of a material containing, for example, silicon dioxide. The interlayer insulating film 83 electrically insulates the gate electrode 82 from the source electrode 60. A portion of the interlayer insulating film 83 may be provided inside the gate trench 5.
層間絶縁膜８３は、ゲートトレンチ５及び電界緩和領域１６と同様に、第１主面１に垂直な方向から平面視したときに仮想直線Ｌ１と重なる。仮想直線Ｌ１上において、層間絶縁膜８３は複数のゲートトレンチ５に共通に設けられていてもよい。第１主面１に垂直な方向から平面視したときに、層間絶縁膜８３及びゲート絶縁膜８１には、第２方向に一定の間隔でコンタクトホール９０が形成されている。コンタクトホール９０は、第１主面１に垂直な方向から平面視したときに、第２方向で隣り合うコンタクトホール９０の間にゲートトレンチ５が位置するように設けられている。コンタクトホール９０は、第１方向に延びる。コンタクトホール９０を通じて、ソース領域１３及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出している。 Like the gate trenches 5 and the electric field reduction region 16, the interlayer insulating film 83 overlaps with the imaginary line L1 when viewed in a plan view perpendicular to the first major surface 1. On the imaginary line L1, the interlayer insulating film 83 may be provided commonly to multiple gate trenches 5. When viewed in a plan view perpendicular to the first major surface 1, contact holes 90 are formed in the interlayer insulating film 83 and the gate insulating film 81 at regular intervals in the second direction. When viewed in a plan view perpendicular to the first major surface 1, the contact holes 90 are provided so that the gate trenches 5 are located between adjacent contact holes 90 in the second direction. The contact holes 90 extend in the first direction. The source region 13 and the contact region 18 are exposed from the interlayer insulating film 83 and the gate insulating film 81 through the contact holes 90.
特に図１及び図２に示されるように、ソース領域１３の第１領域１３Ａは第１方向に延び、電界緩和領域１６及びゲートトレンチ５と同様に、第１主面１に垂直な方向から平面視したときに仮想直線Ｌ１と重なる。第１主面１に垂直な方向から平面視したときに、第１領域１３Ａは仮想直線Ｌ１上にある。仮想直線Ｌ１上において、第１領域１３Ａは複数のゲートトレンチ５に共通に設けられていてもよい。また、第１主面１に垂直な方向から平面視したときに、複数の第１領域１３Ａが第２方向に一定の間隔で設けられていてもよい。複数の第１領域１３Ａがストライプ状に設けられていてもよい。第１領域１３Ａは、第１主面１に垂直な方向から平面視したときに、仮想直線Ｌ１上に並ぶ複数のゲートトレンチ５の全周に接し、これらゲートトレンチ５を取り囲む。第１領域１３Ａは、第２方向でコンタクト領域１８に連なっている。1 and 2 , the first region 13A of the source region 13 extends in the first direction and, like the electric field reduction region 16 and the gate trench 5, overlaps with the imaginary line L1 when viewed in a plane perpendicular to the first major surface 1. When viewed in a plane perpendicular to the first major surface 1, the first region 13A is located on the imaginary line L1. On the imaginary line L1, the first region 13A may be common to multiple gate trenches 5. Furthermore, when viewed in a plane perpendicular to the first major surface 1, multiple first regions 13A may be provided at regular intervals in the second direction. Multiple first regions 13A may be provided in a striped pattern. When viewed in a plane perpendicular to the first major surface 1, the first region 13A contacts the entire periphery of the multiple gate trenches 5 aligned on the imaginary line L1 and surrounds these gate trenches 5. The first region 13A is connected to the contact region 18 in the second direction.
第２領域１３Ｂは第１方向に延びる。第２領域１３Ｂは、第１主面１に垂直な方向から平面視したときに、第２方向で隣り合う２本の仮想直線Ｌ１の間に設けられている。第２領域１３Ｂは、第２方向で各ゲートトレンチ５の片側のみに設けられていてもよい。第２領域１３Ｂは、第２方向で隣り合う２つのゲートトレンチ５のペア毎に設けられていてもよい。複数の第２領域１３Ｂがストライプ状に設けられていてもよい。第２領域１３Ｂは、第２方向で隣り合う２つの第１領域１３Ａに連なり、第２方向でこれら２つの第１領域１３Ａに挟まれていてもよい。 The second region 13B extends in the first direction. When viewed in a plan view from a direction perpendicular to the first main surface 1, the second region 13B is provided between two adjacent imaginary straight lines L1 in the second direction. The second region 13B may be provided on only one side of each gate trench 5 in the second direction. The second region 13B may be provided for each pair of two adjacent gate trenches 5 in the second direction. Multiple second regions 13B may be provided in a striped pattern. The second region 13B may be continuous with two adjacent first regions 13A in the second direction and sandwiched between these two first regions 13A in the second direction.
コンタクト領域１８は第１方向に延びる。コンタクト領域１８は、第１主面１に垂直な方向から平面視したときに、第２領域１３Ｂとは排他的に、第２方向で隣り合う２本の仮想直線Ｌ１の間に設けられている。コンタクト領域１８は、第２方向で各ゲートトレンチ５の片側のみに設けられていてもよい。コンタクト領域１８は、第２方向で隣り合う２つのゲートトレンチ５のペア毎に設けられていてもよい。複数のコンタクト領域１８がストライプ状に設けられていてもよい。コンタクト領域１８は、第２方向で隣り合う２つの第１領域１３Ａに連なり、第２方向でこれら２つの第１領域１３Ａに挟まれていてもよい。 The contact region 18 extends in the first direction. When viewed in a plan view from a direction perpendicular to the first main surface 1, the contact region 18 is provided between two adjacent imaginary straight lines L1 in the second direction, exclusive of the second region 13B. The contact region 18 may be provided on only one side of each gate trench 5 in the second direction. The contact region 18 may be provided for each pair of two adjacent gate trenches 5 in the second direction. Multiple contact regions 18 may be provided in a stripe pattern. The contact region 18 may be continuous with two adjacent first regions 13A in the second direction and sandwiched between these two first regions 13A in the second direction.
特に図１及び図２に示されるように、コンタクト領域１８と、第２領域１３Ｂとがコンタクトホール９０を通じて層間絶縁膜８３から露出している。第１領域１３Ａの一部が層間絶縁膜８３から露出していてもよい。 As shown in particular in Figures 1 and 2, the contact region 18 and the second region 13B are exposed from the interlayer insulating film 83 through the contact holes 90. A portion of the first region 13A may also be exposed from the interlayer insulating film 83.
接続領域１７は、例えばＡｌなどのｐ型不純物を含み、ｐ型の導電型を有する。接続領域１７は、コンタクト領域１８と電界緩和領域１６とを電気的に接続する。接続領域１７は、仮想直線Ｌ１上で電界緩和領域１６に接する。接続領域１７は、第１主面１に垂直な方向から平面視したときに、第１方向で隣り合うゲートトレンチ５の間に設けられている。接続領域１７は、ボディ領域１２またはコンタクト領域１８に接する。接続領域１７は、ボディ領域１２及びコンタクト領域１８の各々に接してもよい。第２主面２に垂直な方向で、接続領域１７は、電界緩和領域１６とコンタクト領域１８との間にあってもよい。接続領域１７は、コンタクト領域１８よりも第２主面２側にある。接続領域１７は、電界緩和領域１６よりも第１主面１側にある。第２主面２に垂直な方向で、接続領域１７が、コンタクト領域１８と電界緩和領域１６との間にあり、コンタクト領域１８及び電界緩和領域１６の各々に接していると、コンタクト領域１８と電界緩和領域１６との間の直列抵抗が低減される。接続領域１７は、第２方向に延びていてもよい。接続領域１７のｐ型不純物の実効濃度は、電界緩和領域１６のｐ型不純物の実効濃度とほぼ同じであってもよい。接続領域１７のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。 The connection region 17 contains p-type impurities such as Al and has p-type conductivity. The connection region 17 electrically connects the contact region 18 and the electric field relaxation region 16. The connection region 17 is in contact with the electric field relaxation region 16 on the imaginary line L1. When viewed in a plan view from a direction perpendicular to the first main surface 1, the connection region 17 is provided between adjacent gate trenches 5 in the first direction. The connection region 17 is in contact with the body region 12 or the contact region 18. The connection region 17 may be in contact with both the body region 12 and the contact region 18. In the direction perpendicular to the second main surface 2, the connection region 17 may be between the electric field relaxation region 16 and the contact region 18. The connection region 17 is located closer to the second main surface 2 than the contact region 18. The connection region 17 is located closer to the first main surface 1 than the electric field relaxation region 16. When connection region 17 is located between contact region 18 and electric field relaxation region 16 in the direction perpendicular to second main surface 2 and is in contact with both contact region 18 and electric field relaxation region 16, the series resistance between contact region 18 and electric field relaxation region 16 is reduced. Connection region 17 may extend in the second direction. The effective concentration of p-type impurities in connection region 17 may be approximately the same as the effective concentration of p-type impurities in electric field relaxation region 16. The effective concentration of p-type impurities in connection region 17 is, for example, not less than 5×10 17 cm −3 and not more than 5×10 18 cm −3 .
第１方向に並ぶ複数のゲートトレンチ５を一つのゲートトレンチ集合体と仮定すれば、ゲートトレンチ集合体が、ソース領域１３及びボディ領域１２の一部と、接続領域１７とにより複数のゲートトレンチ５に分断されているとみなすことができる。 If we assume that multiple gate trenches 5 aligned in the first direction are one gate trench assembly, the gate trench assembly can be considered to be divided into multiple gate trenches 5 by the source region 13, part of the body region 12, and the connection region 17.
バリアメタル膜８４は、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆う。バリアメタル膜８４は、層間絶縁膜８３及びゲート絶縁膜８１の各々と接している。バリアメタル膜８４は、例えば窒化チタン（ＴｉＮ）を含む材料から構成されている。 The barrier metal film 84 covers the upper and side surfaces of the interlayer insulating film 83 and the side surfaces of the gate insulating film 81. The barrier metal film 84 is in contact with both the interlayer insulating film 83 and the gate insulating film 81. The barrier metal film 84 is made of a material containing, for example, titanium nitride (TiN).
ソース電極６０は、第１主面１に接する。ソース電極６０は、コンタクト電極６１と、ソース配線６２とを有する。コンタクト電極６１は、第１主面１において、ソース領域１３の第２領域１３Ｂと、コンタクト領域１８とに接している。コンタクト電極６１が更に第１領域１３Ａの一部に接していてもよい。コンタクト電極６１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成されている。コンタクト電極６１が、チタン（Ｔｉ）と、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。コンタクト電極６１は、ソース領域１３及びコンタクト領域１８とオーミック接合している。ソース配線６２は、バリアメタル膜８４の上面及び側面と、コンタクト電極６１の上面とを覆う。ソース配線６２は、バリアメタル膜８４及びコンタクト電極６１の各々と接している。ソース配線６２は、例えばＡｌを含む材料から構成されている。The source electrode 60 is in contact with the first major surface 1. The source electrode 60 includes a contact electrode 61 and a source wiring 62. The contact electrode 61 is in contact with the second region 13B of the source region 13 and the contact region 18 on the first major surface 1. The contact electrode 61 may also be in contact with a portion of the first region 13A. The contact electrode 61 is made of a material containing, for example, nickel silicide (NiSi). The contact electrode 61 may be made of a material containing titanium (Ti), Al, and Si. The contact electrode 61 forms an ohmic junction with the source region 13 and the contact region 18. The source wiring 62 covers the upper and side surfaces of the barrier metal film 84 and the upper surface of the contact electrode 61. The source wiring 62 is in contact with both the barrier metal film 84 and the contact electrode 61. The source wiring 62 is made of a material containing, for example, Al.
パッシベーション膜８５は、ソース配線６２の上面を覆う。パッシベーション膜８５は、ソース配線６２と接している。パッシベーション膜８５は、例えばポリイミドを含む材料から構成されている。 The passivation film 85 covers the upper surface of the source wiring 62. The passivation film 85 is in contact with the source wiring 62. The passivation film 85 is made of a material containing, for example, polyimide.
ドレイン電極７０は、第２主面２に接する。ドレイン電極７０は、第２主面２において炭化珪素単結晶基板５０と接している。ドレイン電極７０は、ドリフト領域１１と電気的に接続されている。ドレイン電極７０は、例えばＮｉＳｉを含む材料から構成されている。ドレイン電極７０がＴｉと、Ａｌと、Ｓｉとを含む材料から構成されていてもよい。ドレイン電極７０は、炭化珪素単結晶基板５０とオーミック接合している。 The drain electrode 70 is in contact with the second main surface 2. The drain electrode 70 is in contact with the silicon carbide single crystal substrate 50 at the second main surface 2. The drain electrode 70 is electrically connected to the drift region 11. The drain electrode 70 is made of a material containing NiSi, for example. The drain electrode 70 may also be made of a material containing Ti, Al, and Si. The drain electrode 70 forms an ohmic junction with the silicon carbide single crystal substrate 50.
炭化珪素単結晶基板５０と第５領域１１Ｅとの間に、例えば窒素などのｎ型不純物を含み、ｎ型の導電型を有するバッファ層が設けられていてもよい。バッファ層のｎ型不純物の実効濃度は、第５領域１１Ｅのｎ型不純物の実効濃度よりも高くてもよい。A buffer layer containing n-type impurities such as nitrogen and having n-type conductivity may be provided between the silicon carbide single crystal substrate 50 and the fifth region 11E. The effective concentration of the n-type impurities in the buffer layer may be higher than the effective concentration of the n-type impurities in the fifth region 11E.
なお、上記各不純物領域における不純物の実効濃度は、例えば走査型静電容量顕微鏡（scanning capacitance microscope：ＳＣＭ）を用いた測定又は二次イオン質量分析（secondary ion mass spectrometry：ＳＩＭＳ）等により測定できる。 The effective concentration of impurities in each of the above impurity regions can be measured, for example, using a scanning capacitance microscope (SCM) or secondary ion mass spectrometry (SIMS).
次に、実施形態に係るＭＯＳＦＥＴ１００の製造方法について説明する。図８～図２８は、実施形態に係るＭＯＳＦＥＴ１００の製造方法を示す断面図である。図８～図１１は、図３に示す断面及び図４に示す断面に共通の変化を示す。図１２、図１４、図１７、図１９、図２１、図２３、図２５及び図２７は、図４に示す断面の変化を示す。図１３、図１５、図１６、図１８、図２０、図２２、図２４、図２６及び図２８は、図３に示す断面の変化を示す。 Next, a method for manufacturing the MOSFET 100 according to the embodiment will be described. Figures 8 to 28 are cross-sectional views showing a method for manufacturing the MOSFET 100 according to the embodiment. Figures 8 to 11 show changes common to the cross section shown in Figure 3 and the cross section shown in Figure 4. Figures 12, 14, 17, 19, 21, 23, 25, and 27 show changes in the cross section shown in Figure 4. Figures 13, 15, 16, 18, 20, 22, 24, 26, and 28 show changes in the cross section shown in Figure 3.
まず、図８に示されるように、炭化珪素単結晶基板５０を準備する工程が実施される。例えば昇華法によって製造された炭化珪素インゴット（図示せず）がスライスされることにより、炭化珪素単結晶基板５０が準備される。炭化珪素単結晶基板５０上にバッファ層（図示せず）が形成されてもよい。バッファ層は、例えば原料ガスとしてシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを用い、キャリアガスとして例えば水素（Ｈ２）を用いた化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成することができる。バッファ層のエピタキシャル成長の際に、例えば窒素などのｎ型不純物がバッファ層に導入されてもよい。 First, as shown in FIG. 8 , a step of preparing a silicon carbide single crystal substrate 50 is performed. For example, a silicon carbide ingot (not shown) manufactured by sublimation is sliced to prepare the silicon carbide single crystal substrate 50. A buffer layer (not shown) may be formed on the silicon carbide single crystal substrate 50. The buffer layer may be formed by chemical vapor deposition (CVD) using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and, for example, hydrogen (H 2 ) as a carrier gas. During epitaxial growth of the buffer layer, an n-type impurity such as nitrogen may be introduced into the buffer layer.
次に、同じく図８に示されるように、第１エピタキシャル層２１を形成する工程が実施される。例えば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとして例えば水素を用いたＣＶＤ法により、炭化珪素単結晶基板５０上に第１エピタキシャル層２１が形成される。エピタキシャル成長の際、例えば窒素などのｎ型不純物が第１エピタキシャル層２１に導入される。第１エピタキシャル層２１は、ｎ型の導電型を有する。第１エピタキシャル層２１のｎ型不純物の実効濃度は、バッファ層のｎ型不純物の実効濃度よりも低くてもよい。 Next, as also shown in FIG. 8, a step of forming a first epitaxial layer 21 is carried out. For example, the first epitaxial layer 21 is formed on the silicon carbide single crystal substrate 50 by a CVD method using a mixed gas of silane and propane as a source gas and hydrogen as a carrier gas. During epitaxial growth, n-type impurities such as nitrogen are introduced into the first epitaxial layer 21. The first epitaxial layer 21 has n-type conductivity. The effective concentration of the n-type impurity in the first epitaxial layer 21 may be lower than the effective concentration of the n-type impurity in the buffer layer.
次に、図９に示されるように、電界緩和領域１６を形成する工程が実施される。例えば、電界緩和領域１６が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第１エピタキシャル層２１に注入される。これにより、電界緩和領域１６が形成される。Next, as shown in FIG. 9, a step of forming the electric field relaxation region 16 is carried out. For example, a mask layer (not shown) having an opening is formed over the region where the electric field relaxation region 16 will be formed. Next, p-type impurity ions capable of imparting p-type conductivity, such as aluminum ions, are implanted into the first epitaxial layer 21. This forms the electric field relaxation region 16.
次に、図１０に示されるように、第４領域１１Ｄを形成する工程が実施される。例えば、第４領域１１Ｄが形成される領域、つまり第２主面２と平行な方向において電界緩和領域１６の側方の領域上に開口部を有するマスク層（図示せず）が形成される。次に、窒素などのｎ型を付与可能なｎ型不純物イオンが第１エピタキシャル層２１に対して注入される。これにより、第４領域１１Ｄが形成される。第１エピタキシャル層２１のうち、電界緩和領域１６より炭化珪素単結晶基板５０側の部分と、第４領域１１Ｄより炭化珪素単結晶基板５０側の部分とが第５領域１１Ｅとなる。第４領域１１Ｄのｎ型不純物の実効濃度は、第５領域１１Ｅのｎ型不純物の実効濃度よりも高くなる。10, a step of forming fourth region 11D is then carried out. For example, a mask layer (not shown) having an opening is formed in the region where fourth region 11D is to be formed, i.e., in the region on the side of electric field relaxation region 16 in the direction parallel to second main surface 2. Next, n-type impurity ions capable of imparting n-type conductivity, such as nitrogen, are implanted into first epitaxial layer 21. This forms fourth region 11D. The portion of first epitaxial layer 21 closer to silicon carbide single crystal substrate 50 than electric field relaxation region 16 and the portion closer to silicon carbide single crystal substrate 50 than fourth region 11D form fifth region 11E. The effective concentration of n-type impurities in fourth region 11D is higher than the effective concentration of n-type impurities in fifth region 11E.
次に、図１１に示されるように、第２エピタキシャル層２２を形成する工程が実施される。例えば原料ガスとしてシランとプロパンとの混合ガスを用い、キャリアガスとして例えば水素を用いたＣＶＤ法により、第１エピタキシャル層２１上に第２エピタキシャル層２２が形成される。エピタキシャル成長の際、例えば窒素などのｎ型不純物が第２エピタキシャル層２２に導入される。第２エピタキシャル層２２は、ｎ型の導電型を有する。第２エピタキシャル層２２の厚さは、例えば０．８μｍ以上１．２μｍ以下である。例えば、第２エピタキシャル層２２のｎ型不純物の実効濃度は、第４領域１１Ｄのｎ型不純物の実効濃度よりも低くする。 Next, as shown in FIG. 11 , a step of forming the second epitaxial layer 22 is carried out. For example, the second epitaxial layer 22 is formed on the first epitaxial layer 21 by a CVD method using a mixed gas of silane and propane as a source gas and hydrogen as a carrier gas. During epitaxial growth, n-type impurities such as nitrogen are introduced into the second epitaxial layer 22. The second epitaxial layer 22 has n-type conductivity. The thickness of the second epitaxial layer 22 is, for example, 0.8 μm or more and 1.2 μm or less. For example, the effective concentration of the n-type impurity in the second epitaxial layer 22 is set lower than the effective concentration of the n-type impurity in the fourth region 11D.
次に、図１２及び図１３に示されるように、接続領域１７を形成する工程が実施される。例えば、接続領域１７が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、接続領域１７が形成される。12 and 13, a step of forming the connection region 17 is then carried out. For example, a mask layer (not shown) having an opening is formed over the region where the connection region 17 will be formed. Next, p-type impurity ions capable of imparting p-type conductivity, such as aluminum ions, are implanted into the entire surface of the second epitaxial layer 22. This forms the connection region 17.
次に、同じく図１２及び図１３に示されるように、ボディ領域１２を形成する工程が実施される。例えばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、ボディ領域１２が形成される。12 and 13, a process for forming the body region 12 is then carried out. P-type impurity ions capable of imparting p-type conductivity, such as aluminum ions, are implanted into the entire surface of the second epitaxial layer 22. This forms the body region 12.
次に、同じく図１２及び図１３に示されるように、ソース領域１３を形成する工程が実施される。例えば、リンなどのｎ型を付与可能なｎ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、ソース領域１３が形成される。12 and 13, a step of forming the source region 13 is then carried out. For example, n-type impurity ions, such as phosphorus, that can impart n-type conductivity are implanted into the entire surface of the second epitaxial layer 22. This forms the source region 13.
次に、図１４及び図１５に示されるように、コンタクト領域１８を形成する工程が実施される。例えば、コンタクト領域１８が形成される領域上に開口部を有するマスク層（図示せず）が形成される。次に、例えばアルミニウムイオンなどのｐ型を付与可能なｐ型不純物イオンが第２エピタキシャル層２２の表面全体に対して注入される。これにより、コンタクト領域１８が形成される。14 and 15, a step of forming the contact region 18 is then carried out. For example, a mask layer (not shown) having an opening over the region where the contact region 18 will be formed is formed. Next, p-type impurity ions capable of imparting p-type conductivity, such as aluminum ions, are implanted into the entire surface of the second epitaxial layer 22. This forms the contact region 18.
次に、炭化珪素基板１０に注入された不純物イオンを活性化するために活性化アニールが実施される。活性化アニールの温度は、好ましくは１５００℃以上１９００℃以下であり、例えば１７００℃程度である。活性化アニールの時間は、例えば３０分程度である。活性化アニールの雰囲気は、好ましくは不活性ガス雰囲気であり、例えばＡｒ雰囲気である。Next, activation annealing is performed to activate the impurity ions implanted into the silicon carbide substrate 10. The temperature of the activation annealing is preferably 1500°C or higher and 1900°C or lower, for example, approximately 1700°C. The activation annealing time is, for example, approximately 30 minutes. The atmosphere for the activation annealing is preferably an inert gas atmosphere, for example, an Ar atmosphere.
次に、図１６に示されるように、ゲートトレンチ５を形成する工程が実施される。例えば、ソース領域１３及びコンタクト領域１８から構成される第１主面１上に、ゲートトレンチ５が形成される位置上に開口を有するマスク層（図示せず）が形成される。マスク層を用いて、ソース領域１３の一部と、ボディ領域１２の一部と、ドリフト領域１１の一部とがエッチングにより除去される。エッチングの方法としては、例えば反応性イオンエッチング、特に誘導結合プラズマ反応性イオンエッチングを用いることができる。具体的には、例えば反応ガスとして六フッ化硫黄（ＳＦ６）またはＳＦ６と酸素（Ｏ２）との混合ガスを用いた誘導結合プラズマ反応性イオンエッチングを用いることができる。エッチングにより、ゲートトレンチ５が形成されるべき領域に、第１主面１に対してほぼ垂直な側部と、側部と連続的に設けられ、かつ第１主面１とほぼ平行な底部とを有する凹部（図示せず）が形成される。 Next, as shown in FIG. 16 , a step of forming a gate trench 5 is performed. For example, a mask layer (not shown) having an opening at a position where the gate trench 5 will be formed is formed on the first main surface 1 including the source region 13 and the contact region 18. Using the mask layer, a portion of the source region 13, a portion of the body region 12, and a portion of the drift region 11 are removed by etching. The etching method can be, for example, reactive ion etching, particularly inductively coupled plasma reactive ion etching. Specifically, for example, inductively coupled plasma reactive ion etching using sulfur hexafluoride (SF 6 ) or a mixed gas of SF 6 and oxygen (O 2 ) as a reactive gas can be used. By etching, a recess (not shown) having a side portion substantially perpendicular to the first main surface 1 and a bottom portion that is continuous with the side portion and substantially parallel to the first main surface 1 is formed in the region where the gate trench 5 will be formed.
次に、凹部において熱エッチングが行われる。熱エッチングは、第１主面１上にマスク層が形成された状態で、例えば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子及びフッ素（Ｆ）原子の少なくともいずれかを含む。当該雰囲気は、例えば、塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）、ＳＦ６または四フッ化炭素（ＣＦ４）を含む。例えば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、例えば８００℃以上９００℃以下として、熱エッチングが行われる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば窒素ガス、アルゴンガスまたはヘリウムガスなどを用いることができる。 Next, thermal etching is performed on the recesses. The thermal etching can be performed, for example, by heating the mask layer formed on the first main surface 1 in an atmosphere containing a reactive gas having at least one type of halogen atom. The at least one type of halogen atom includes at least one of chlorine (Cl) atoms and fluorine (F) atoms. The atmosphere can include, for example, chlorine (Cl 2 ), boron trichloride (BCl 3 ), SF 6 , or carbon tetrafluoride (CF 4 ). For example, a mixed gas of chlorine gas and oxygen gas is used as the reactive gas, and the thermal etching is performed at a heat treatment temperature of, for example, 800°C or higher and 900°C or lower. The reactive gas may contain a carrier gas in addition to the above-mentioned chlorine gas and oxygen gas. Examples of the carrier gas that can be used include nitrogen gas, argon gas, and helium gas.
上記熱エッチングにより、炭化珪素基板１０の第１主面１にゲートトレンチ５が形成される。ゲートトレンチ５は、側面３と、底面４とにより規定される。側面３は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とにより構成される。底面４は、ドリフト領域１１により構成される。側面３と、底面４を含む平面との間の角度θ１は、例えば４５°以上６５°以下である。次に、マスク層が第１主面１から除去される。 By the above thermal etching, a gate trench 5 is formed in the first main surface 1 of the silicon carbide substrate 10. The gate trench 5 is defined by a side surface 3 and a bottom surface 4. The side surface 3 is composed of the source region 13, the body region 12, and the drift region 11. The bottom surface 4 is composed of the drift region 11. The angle θ1 between the side surface 3 and a plane including the bottom surface 4 is, for example, 45° or more and 65° or less. Next, the mask layer is removed from the first main surface 1.
次に、図１７及び図１８に示されるように、ゲート絶縁膜８１を形成する工程が実施される。例えば炭化珪素基板１０を熱酸化することにより、ソース領域１３と、ボディ領域１２と、ドリフト領域１１と、電界緩和領域１６と、コンタクト領域１８とに接するゲート絶縁膜８１が形成される。具体的には、炭化珪素基板１０が、酸素を含む雰囲気中において、例えば１３００℃以上１４００℃以下の温度で加熱される。これにより、第１主面１と、側面３及び底面４に接するゲート絶縁膜８１が形成される。なお、ゲート絶縁膜８１が熱酸化により形成された場合、厳密には、炭化珪素基板１０の一部がゲート絶縁膜８１に取り込まれる。このため、以降の処理では、熱酸化後のゲート絶縁膜８１と炭化珪素基板１０との間の界面に第１主面１、側面３及び底面４が若干移動したものとする。17 and 18, a step of forming a gate insulating film 81 is then performed. For example, by thermally oxidizing the silicon carbide substrate 10, the gate insulating film 81 is formed in contact with the source region 13, the body region 12, the drift region 11, the electric field relaxation region 16, and the contact region 18. Specifically, the silicon carbide substrate 10 is heated in an oxygen-containing atmosphere at a temperature of, for example, 1300°C or higher and 1400°C or lower. This forms the gate insulating film 81 in contact with the first main surface 1, the side surface 3, and the bottom surface 4. Note that when the gate insulating film 81 is formed by thermal oxidation, strictly speaking, a portion of the silicon carbide substrate 10 is incorporated into the gate insulating film 81. For this reason, in subsequent processing, it is assumed that the first main surface 1, the side surface 3, and the bottom surface 4 have moved slightly to the interface between the gate insulating film 81 and the silicon carbide substrate 10 after thermal oxidation.
次に、一酸化窒素（ＮＯ）ガス雰囲気中において炭化珪素基板１０に対して熱処理（ＮＯアニール）が行われてもよい。ＮＯアニールにおいて、炭化珪素基板１０が、例えば１１００℃以上１４００℃以下の条件下で１時間程度保持される。これにより、ゲート絶縁膜８１とボディ領域１２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。Next, the silicon carbide substrate 10 may be subjected to a heat treatment (NO anneal) in a nitric oxide (NO) gas atmosphere. In the NO anneal, the silicon carbide substrate 10 is held at a temperature of 1100°C or higher and 1400°C or lower for approximately one hour. This introduces nitrogen atoms into the interface region between the gate insulating film 81 and the body region 12. As a result, the formation of interface states in the interface region is suppressed, thereby improving channel mobility.
次に、図１９及び図２０に示されるように、ゲート電極８２を形成する工程が実施される。ゲート電極８２は、ゲート絶縁膜８１上に形成される。ゲート電極８２は、例えば減圧ＣＶＤ（Low Pressure - Chemical Vapor Deposition：ＬＰ－ＣＶＤ）法により形成される。ゲート電極８２は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１との各々に対面するように形成される。 Next, as shown in Figures 19 and 20, a step of forming a gate electrode 82 is carried out. The gate electrode 82 is formed on the gate insulating film 81. The gate electrode 82 is formed, for example, by low pressure chemical vapor deposition (LP-CVD). The gate electrode 82 is formed so as to face each of the source region 13, the body region 12, and the drift region 11.
次に、図２１及び図２２に示されるように、層間絶縁膜８３を形成する工程が実施される。具体的には、ゲート電極８２を覆い、かつゲート絶縁膜８１と接するように層間絶縁膜８３が形成される。層間絶縁膜８３は、例えば、ＣＶＤ法により形成される。層間絶縁膜８３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜８３の一部は、ゲートトレンチ５の内部に形成されてもよい。 Next, as shown in Figures 21 and 22, a step of forming an interlayer insulating film 83 is carried out. Specifically, the interlayer insulating film 83 is formed so as to cover the gate electrode 82 and to be in contact with the gate insulating film 81. The interlayer insulating film 83 is formed, for example, by a CVD method. The interlayer insulating film 83 is composed of a material containing, for example, silicon dioxide. A portion of the interlayer insulating film 83 may be formed inside the gate trench 5.
次に、図２３及び図２４に示されるように、バリアメタル膜８４、コンタクト電極６１及びドレイン電極７０を形成する工程が実施される。例えば、層間絶縁膜８３及びゲート絶縁膜８１にコンタクトホール９０が形成されるようにエッチングが行われることにより、コンタクトホール９０にソース領域１３の第２領域１３Ｂ及びコンタクト領域１８が層間絶縁膜８３及びゲート絶縁膜８１から露出する。更に第１領域１３Ａの一部が層間絶縁膜８３及びゲート絶縁膜８１から露出してもよい。次に、層間絶縁膜８３の上面及び側面と、ゲート絶縁膜８１の側面とを覆うバリアメタル膜８４が形成される。バリアメタル膜８４は、例えばＴｉＮを含む材料から構成される。バリアメタル膜８４は、例えばスパッタリング法による成膜及び反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により形成される。次に、第１主面１においてソース領域１３及びコンタクト領域１８のコンタクトホール９０から露出している部分に接するコンタクト電極６１用の金属膜（図示せず）が形成される。コンタクト電極６１用の金属膜は、例えばスパッタリング法により形成される。コンタクト電極６１用の金属膜は、例えばＮｉを含む材料から構成される。次に、第２主面２において炭化珪素単結晶基板５０に接するドレイン電極７０用の金属膜（図示せず）が形成される。ドレイン電極７０用の金属膜は、例えばスパッタリング法により形成される。ドレイン電極７０用の金属膜は、例えばＮｉを含む材料から構成される。Next, as shown in Figures 23 and 24, processes for forming a barrier metal film 84, a contact electrode 61, and a drain electrode 70 are performed. For example, etching is performed to form a contact hole 90 in the interlayer insulating film 83 and the gate insulating film 81, thereby exposing the second region 13B of the source region 13 and the contact region 18 through the interlayer insulating film 83 and the gate insulating film 81. A portion of the first region 13A may also be exposed through the interlayer insulating film 83 and the gate insulating film 81. Next, a barrier metal film 84 is formed to cover the upper and side surfaces of the interlayer insulating film 83 and the side surface of the gate insulating film 81. The barrier metal film 84 is composed of a material containing TiN, for example. The barrier metal film 84 is formed, for example, by sputtering and reactive ion etching (RIE). Next, a metal film (not shown) for the contact electrode 61 is formed on the first main surface 1, contacting the portions of the source region 13 and the contact region 18 exposed through the contact hole 90. The metal film for contact electrode 61 is formed by, for example, a sputtering method. The metal film for contact electrode 61 is made of, for example, a material containing Ni. Next, a metal film (not shown) for drain electrode 70 is formed, which contacts silicon carbide single crystal substrate 50 on second main surface 2. The metal film for drain electrode 70 is formed by, for example, a sputtering method. The metal film for drain electrode 70 is made of, for example, a material containing Ni.
次に、合金化アニールが実施される。コンタクト電極６１用の金属膜及びドレイン電極７０用の金属膜が、例えば９００℃以上１１００℃以下の温度で５分程度保持される。これにより、コンタクト電極６１用の金属膜の少なくとも一部及びドレイン電極７０用の金属膜の少なくとも一部が、炭化珪素基板１０が含む珪素と反応してシリサイド化する。これにより、ソース領域１３及びコンタクト領域１８とオーミック接合するコンタクト電極６１と、炭化珪素単結晶基板５０とオーミック接合するドレイン電極７０とが形成される。コンタクト電極６１が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。ドレイン電極７０が、Ｔｉと、Ａｌと、Ｓｉとを含む材料から構成されてもよい。Next, alloying annealing is performed. The metal film for the contact electrode 61 and the metal film for the drain electrode 70 are maintained at a temperature of, for example, 900°C or higher and 1100°C or lower for approximately 5 minutes. As a result, at least a portion of the metal film for the contact electrode 61 and at least a portion of the metal film for the drain electrode 70 reacts with the silicon contained in the silicon carbide substrate 10 and becomes silicided. This forms the contact electrode 61 that makes ohmic contact with the source region 13 and the contact region 18, and the drain electrode 70 that makes ohmic contact with the silicon carbide single crystal substrate 50. The contact electrode 61 may be made of a material containing Ti, Al, and Si. The drain electrode 70 may be made of a material containing Ti, Al, and Si.
次に、図２５及び図２６に示されるように、ソース配線６２を形成する工程が実施される。具体的には、コンタクト電極６１及びバリアメタル膜８４を覆うソース配線６２が形成される。ソース配線６２は、例えばスパッタリング法による成膜及びＲＩＥにより形成される。ソース配線６２は、例えばアルミニウムを含む材料から構成される。このようにして、コンタクト電極６１とソース配線６２とを有するソース電極６０が形成される。 Next, as shown in Figures 25 and 26, a step of forming the source wiring 62 is carried out. Specifically, the source wiring 62 is formed to cover the contact electrode 61 and the barrier metal film 84. The source wiring 62 is formed, for example, by film formation using a sputtering method and RIE. The source wiring 62 is made of a material containing aluminum, for example. In this way, the source electrode 60 having the contact electrode 61 and the source wiring 62 is formed.
次に、図２７及び図２８に示されるように、パッシベーション膜８５を形成する工程が実施される。具体的には、ソース配線６２を覆うパッシベーション膜８５が形成される。パッシベーション膜８５は、例えばポリイミドを含む材料から構成される。パッシベーション膜８５は、例えば塗布法により形成される。パッシベーション膜８５をプラズマＣＶＤ法により形成してもよい。 Next, as shown in Figures 27 and 28, a step of forming a passivation film 85 is carried out. Specifically, a passivation film 85 is formed to cover the source wiring 62. The passivation film 85 is made of a material containing, for example, polyimide. The passivation film 85 is formed by, for example, a coating method. The passivation film 85 may also be formed by a plasma CVD method.
このようにして、実施形態に係るＭＯＳＦＥＴ１００が完成する。 In this way, the MOSFET 100 according to the embodiment is completed.
次に、本実施形態に係るＭＯＳＦＥＴの作用効果について説明する。図２９は、短絡電流の経路の一例を示す図である。Next, we will explain the effects of the MOSFET according to this embodiment. Figure 29 is a diagram showing an example of a path of a short-circuit current.
本実施形態に係るＭＯＳＦＥＴ１００では、短絡状態になると、図２９に示すように、短絡電流９の一部は、ソース領域１３の第２領域１３Ｂから第１領域１３Ａに向かい、ゲートトレンチ５の周囲を迂回する。そして、この短絡電流９は、第１領域１３Ａの第２方向でゲートトレンチ５及びコンタクト領域１８により挟まれた部分（狭窄部分）に達し、ゲートトレンチ５の側面３に沿ってドリフト領域１１に向かって流れる。短絡電流９が流れると、ゲートトレンチ５よりも第２主面２側で熱が発生し、この熱により第１主面１の近傍の温度が上昇する。この結果、特に狭窄部分の電気抵抗が上昇し、短絡電流９が流れにくくなり、短絡耐量を向上できる。 In the MOSFET 100 according to this embodiment, when a short circuit occurs, as shown in FIG. 29 , a portion of the short-circuit current 9 flows from the second region 13B of the source region 13 toward the first region 13A, bypassing the gate trench 5. This short-circuit current 9 then reaches the portion (narrowed portion) sandwiched between the gate trench 5 and the contact region 18 in the second direction of the first region 13A, and flows along the side surface 3 of the gate trench 5 toward the drift region 11. When the short-circuit current 9 flows, heat is generated on the second main surface 2 side of the gate trench 5, and this heat raises the temperature near the first main surface 1. As a result, the electrical resistance increases, particularly in the narrowed portion, making it more difficult for the short-circuit current 9 to flow, thereby improving the short-circuit resistance.
本実施形態では、コンタクト領域１８と電界緩和領域１６とが接続領域１７により電気的に接続される。コンタクト領域１８はソース電極６０に電気的に接続される。従って、電界緩和領域１６はソース電極６０に電気的に接続される。このため、ソース電極６０から電界緩和領域１６にキャリアを供給することができ、帰還容量を低減することができる。帰還容量の低減によりスイッチング損失を低減し、スイッチング速度を向上することができる。 In this embodiment, the contact region 18 and the electric field relaxation region 16 are electrically connected by the connection region 17. The contact region 18 is electrically connected to the source electrode 60. Therefore, the electric field relaxation region 16 is electrically connected to the source electrode 60. This allows carriers to be supplied from the source electrode 60 to the electric field relaxation region 16, reducing feedback capacitance. Reducing feedback capacitance reduces switching losses and improves switching speed.
また、接続領域１７が第１主面１に垂直な方向から平面視したときに第１方向で隣り合うゲートトレンチ５の間に設けられていることで、ソース電極から電界緩和領域にキャリアを供給しやすい。従って、帰還容量の低減によりスイッチング損失をより低減し、スイッチング速度をより向上することができる。 In addition, since the connection region 17 is located between adjacent gate trenches 5 in the first direction when viewed in a plan view perpendicular to the first main surface 1, carriers can be easily supplied from the source electrode to the electric field relaxation region. Therefore, the reduction in feedback capacitance further reduces switching losses and improves switching speed.
コンタクト領域１８が第２方向でゲートトレンチ５の片側のみに設けられていることで、ソース領域１３のソース電極６０に接する部分を介して流れるオン電流の確保と、狭窄部分による短絡耐量の向上とを両立させやすい。 By providing the contact region 18 on only one side of the gate trench 5 in the second direction, it is easy to achieve both ensuring the on-current flowing through the portion of the source region 13 that contacts the source electrode 60 and improving the short-circuit tolerance due to the narrowed portion.
電界緩和領域１６がゲートトレンチ５の底面４から離れていることで、オン電流がソース電極６０とドレイン電極７０との間を流れやすい。 Because the electric field relaxation region 16 is away from the bottom surface 4 of the gate trench 5, on-current can easily flow between the source electrode 60 and the drain electrode 70.
第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５の下端は、電界緩和領域１６の内側にあることが好ましい。ゲートトレンチ５の下端における電界集中を緩和しやすいためである。第１主面１に垂直な方向から平面視したときに、ゲートトレンチ５の上端は、電界緩和領域１６の内側にあることがより好ましい。ゲートトレンチ５の下端における電界集中をより緩和しやすいためである。 When viewed in a plan view from a direction perpendicular to the first major surface 1, it is preferable that the lower end of the gate trench 5 is inside the electric field relaxation region 16. This is because it is easier to alleviate electric field concentration at the lower end of the gate trench 5. When viewed in a plan view from a direction perpendicular to the first major surface 1, it is even more preferable that the upper end of the gate trench 5 is inside the electric field relaxation region 16. This is because it is easier to alleviate electric field concentration at the lower end of the gate trench 5.
第１方向で隣り合うゲートトレンチ５の間の距離Ｗ１は、ゲートトレンチ５の第１方向における寸法Ｗ２の０．２０倍以上０．４０倍以下であることが好ましい。距離Ｗ１が寸法Ｗ２の０．２０倍未満であると、短絡時にゲートトレンチ５の周囲を電流が迂回しにくく、短絡耐量を向上しにくくなるおそれがある。一方、距離Ｗ１が寸法Ｗ２の０．４０倍超であると、チャネルが不足し、オン抵抗が高くなるおそれがある。距離Ｗ１は寸法Ｗ２の０．２２倍以上０．３８倍以下であることがより好ましく、０．２５倍以上０．３５倍以下であることが更に好ましい。 The distance W1 between adjacent gate trenches 5 in the first direction is preferably 0.20 to 0.40 times the dimension W2 of the gate trench 5 in the first direction. If the distance W1 is less than 0.20 times the dimension W2, it may be difficult for current to bypass the periphery of the gate trench 5 in the event of a short circuit, making it difficult to improve short-circuit resistance. On the other hand, if the distance W1 is more than 0.40 times the dimension W2, there may be a shortage of channels, resulting in high on-resistance. It is more preferable that the distance W1 be 0.22 to 0.38 times the dimension W2, and even more preferably 0.25 to 0.35 times the dimension W2.
［変形例］
次に、実施形態の変形例について説明する。変形例は、主にゲートトレンチの形状の点で実施形態と相違する。図３０は、実施形態の変形例に係るＭＯＳＦＥＴ（炭化珪素半導体装置）の構成を示す断面図である。図３０は、図１及び図２中のIII-III線に沿った断面と同様の断面を示す。
[Modification]
Next, a modified example of the embodiment will be described. The modified example differs from the embodiment mainly in the shape of the gate trench. Fig. 30 is a cross-sectional view showing the configuration of a MOSFET (silicon carbide semiconductor device) according to the modified example of the embodiment. Fig. 30 shows a cross section similar to the cross section taken along line III-III in Figs. 1 and 2 .
図３０に示されるように、変形例に係るＭＯＳＦＥＴ１１０では、ゲートトレンチ５が垂直トレンチである。つまり、底面４を含む平面に対する側面３の角度θ１は、９０°であってもよい。他の構成は実施形態と同様である。 As shown in Figure 30, in the MOSFET 110 according to the modified example, the gate trench 5 is a vertical trench. That is, the angle θ1 of the side surface 3 with respect to the plane including the bottom surface 4 may be 90°. The other configurations are the same as those of the embodiment.
このような変形例によっても実施形態と同様の効果を得ることができる。
Even with such a modification, the same effects as those of the embodiment can be obtained.
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiments have been described in detail above, they are not limited to specific embodiments, and various modifications and variations are possible within the scope of the claims.
１ 第１主面
２ 第２主面
３ 側面
４ 底面
５ ゲートトレンチ
９ 短絡電流
１０ 炭化珪素基板
１１ ドリフト領域
１１Ｃ 第３領域
１１Ｄ 第４領域
１１Ｅ 第５領域
１２ ボディ領域
１３ ソース領域
１３Ａ 第１領域
１３Ｂ 第２領域
１６ 電界緩和領域
１７ 接続領域
１８ コンタクト領域
２１ 第１エピタキシャル層
２２ 第２エピタキシャル層
４０ 炭化珪素エピタキシャル層
５０ 炭化珪素単結晶基板
６０ ソース電極
６１ コンタクト電極
６２ ソース配線
７０ ドレイン電極
８１ ゲート絶縁膜
８２ ゲート電極
８３ 層間絶縁膜
８４ バリアメタル膜
８５ パッシベーション膜
９０ コンタクトホール
１００ ＭＯＳＦＥＴ
１１０ ＭＯＳＦＥＴ
Ｌ１ 仮想直線
REFERENCE SIGNS LIST 1 First main surface 2 Second main surface 3 Side surface 4 Bottom surface 5 Gate trench 9 Short-circuit current 10 Silicon carbide substrate 11 Drift region 11C Third region 11D Fourth region 11E Fifth region 12 Body region 13 Source region 13A First region 13B Second region 16 Electric field relaxation region 17 Connection region 18 Contact region 21 First epitaxial layer 22 Second epitaxial layer 40 Silicon carbide epitaxial layer 50 Silicon carbide single crystal substrate 60 Source electrode 61 Contact electrode 62 Source wiring 70 Drain electrode 81 Gate insulating film 82 Gate electrode 83 Interlayer insulating film 84 Barrier metal film 85 Passivation film 90 Contact hole 100 MOSFET
110 MOSFET
L1 Virtual line
Claims (10)
前記炭化珪素基板は、
第１導電型を有するドリフト領域と、
前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、
前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、
前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、
を有し、
前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、
前記ソース領域及び前記コンタクト領域に接続されたソース電極をさらに有し、
前記第１主面に垂直な方向から平面視したときに、
前記ゲートトレンチは前記ソース領域により囲まれ、
前記ソース領域は、前記第１方向に垂直な第２方向で隣り合う前記ゲートトレンチと前記コンタクト領域とにより挟まれた部分を有し、
前記ソース領域は、前記第２方向で隣り合う前記ゲートトレンチにより挟まれた部分を有し、
前記第１方向に垂直な断面において、
前記ソース領域の前記ゲートトレンチ及び前記コンタクト領域により挟まれた部分の前記第２方向の長さは、隣り合う前記ゲートトレンチにより挟まれた部分の前記第２方向の長さよりも短い炭化珪素半導体装置。 a silicon carbide substrate having a first main surface and a second main surface opposite to the first main surface;
The silicon carbide substrate is
a drift region having a first conductivity type;
a body region provided on the drift region and having a second conductivity type different from the first conductivity type;
a source region having the first conductivity type and provided on the body region so as to be separated from the drift region;
a contact region provided on the body region and having the second conductivity type;
and
a gate trench is provided in the first main surface, the gate trench being defined by a side surface that penetrates the source region and the body region to reach the drift region and a bottom surface that is continuous with the side surface, and extending in a first direction parallel to the first main surface;
a source electrode connected to the source region and the contact region;
When viewed in a plan view from a direction perpendicular to the first main surface,
the gate trench is surrounded by the source region;
the source region has a portion sandwiched between the gate trench and the contact region adjacent to each other in a second direction perpendicular to the first direction,
the source region has a portion sandwiched between the gate trenches adjacent to each other in the second direction,
In a cross section perpendicular to the first direction,
a portion of the source region sandwiched between the gate trench and the contact region having a length in the second direction that is shorter than a portion of the source region sandwiched between adjacent gate trenches ;
前記ゲートトレンチの前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、
前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、
を有し、
前記第１主面に垂直な方向から平面視したときに、
前記ゲートトレンチ及び前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、
前記接続領域は、前記仮想直線上で前記電界緩和領域に接している請求項１に記載の炭化珪素半導体装置。 The silicon carbide substrate is
an electric field relaxation region that is provided between the bottom surface of the gate trench and the second main surface, extends in the first direction, and has the second conductivity type;
a connection region that electrically connects the contact region and the electric field reduction region and has the second conductivity type;
and
When viewed in a plan view from a direction perpendicular to the first main surface,
the gate trench and the electric field relief region are located on a virtual line extending in the first direction,
The silicon carbide semiconductor device according to claim 1 , wherein the connection region is in contact with the electric field relaxation region on the imaginary straight line.
前記炭化珪素基板は、The silicon carbide substrate is
第１導電型を有するドリフト領域と、a drift region having a first conductivity type;
前記ドリフト領域上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域と、a body region provided on the drift region and having a second conductivity type different from the first conductivity type;
前記ドリフト領域から隔てられるように前記ボディ領域上に設けられ、かつ前記第１導電型を有するソース領域と、a source region having the first conductivity type and provided on the body region so as to be separated from the drift region;
前記ボディ領域上に設けられ、かつ前記第２導電型を有するコンタクト領域と、a contact region provided on the body region and having the second conductivity type;
を有し、and
前記第１主面には、前記ソース領域及び前記ボディ領域を貫通して前記ドリフト領域に至る側面と、前記側面と連なる底面とにより規定され、前記第１主面に平行な第１方向に延びるゲートトレンチが設けられており、a gate trench is provided in the first main surface, the gate trench being defined by a side surface that penetrates the source region and the body region to reach the drift region and a bottom surface that is continuous with the side surface, and extending in a first direction parallel to the first main surface;
前記ソース領域及び前記コンタクト領域に接続されたソース電極をさらに有し、a source electrode connected to the source region and the contact region;
前記第１主面に垂直な方向から平面視したときに、When viewed in a plan view from a direction perpendicular to the first main surface,
前記ゲートトレンチは前記ソース領域により囲まれ、the gate trench is surrounded by the source region;
前記ソース領域は、前記第１方向に垂直な第２方向で隣り合う前記ゲートトレンチと前記コンタクト領域とにより挟まれた部分を有し、the source region has a portion sandwiched between the gate trench and the contact region adjacent to each other in a second direction perpendicular to the first direction,
前記炭化珪素基板は、The silicon carbide substrate is
前記ゲートトレンチの前記底面と前記第２主面との間に設けられ、前記第１方向に延び、前記第２導電型を有する電界緩和領域と、an electric field relaxation region that is provided between the bottom surface of the gate trench and the second main surface, extends in the first direction, and has the second conductivity type;
前記コンタクト領域と前記電界緩和領域とを電気的に接続し、前記第２導電型を有する接続領域と、a connection region that electrically connects the contact region and the electric field reduction region and has the second conductivity type;
を有し、and
前記第１主面に垂直な方向から平面視したときに、When viewed in a plan view from a direction perpendicular to the first main surface,
前記ゲートトレンチ及び前記電界緩和領域は、前記第１方向に延びる仮想直線上にあり、the gate trench and the electric field relief region are located on a virtual line extending in the first direction,
前記接続領域は、前記仮想直線上で前記電界緩和領域に接している炭化珪素半導体装置。The connection region is in contact with the electric field relaxation region on the imaginary straight line.
前記ゲートトレンチの下端は、前記電界緩和領域の内側にある請求項２から請求項４のいずれか１項に記載の炭化珪素半導体装置。 When viewed in a plan view from a direction perpendicular to the first main surface,
The silicon carbide semiconductor device according to claim 2 , wherein a lower end of the gate trench is located inside the electric field relaxation region.
前記ゲートトレンチの上端は、前記電界緩和領域の内側にある請求項５に記載の炭化珪素半導体装置。 When viewed in a plan view from a direction perpendicular to the first main surface,
The silicon carbide semiconductor device according to claim 5 , wherein an upper end of the gate trench is located inside the electric field relaxation region.
前記接続領域は、前記第１主面に垂直な方向から平面視したときに、前記第１方向で隣り合う前記ゲートトレンチの間に設けられている請求項２から請求項６のいずれか１項に記載の炭化珪素半導体装置。 a plurality of the gate trenches are provided at regular intervals so as to overlap with the virtual straight line;
7. The silicon carbide semiconductor device according to claim 2 , wherein the connection region is provided between the gate trenches adjacent to each other in the first direction when viewed in a plan view from a direction perpendicular to the first main surface.
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