JP7771606B2 - 回路基板およびその製造方法 - Google Patents

Description

本発明は、回路基板およびその製造方法に関し、特に、セラミックス基板上に回路パターンを備えた回路基板およびその製造方法に関する。

従来から、複数の半導体チップを回路基板に搭載した半導体モジュールが生産されている。一般的な回路基板では、セラミックス基板の表面に金属材料からなる回路パターンが接合され、セラミックス基板の裏面に放熱板が接合されている。回路パターンの一部は、ソルダレジストによって覆われ、回路パターンのうちソルダレジストから露出した領域には、半導体チップおよびワイヤボンディングなどが設けられる。例えば、回路パターンの表面上に半導体チップを設ける場合、半田などの導電性ペーストを用いることで、半導体チップの裏面電極と回路パターンとが電気的に接続される。また、ワイヤボンディングによって、半導体チップの表面電極と回路パターンとを電気的に接続させるなど、回路パターン上では、様々な配線手法が行われる。

例えば、特許文献１には、鉛レス半田を使用したワイヤボンディングとの接触を考慮して、回路パターンの表面の濡れ性および耐腐食性を向上させた回路基板が開示されている。この回路パターンの表面には、化学研磨が施された後に、防錆剤を付与する処理が施されている。また、特許文献１には、このような処理が施された回路パターンの表面粗さＲａは、０．１～１．０μｍであると開示されている。

特許第４７６０２５１号公報

半導体モジュールの実装時では、回路基板には、様々な実装工程によって熱負荷がかかる。この熱負荷などが原因となって、ソルダレジストが回路パターンから剥離するという恐れがある。ソルダレジストの剥離が発生すると、回路パターン、半導体チップ、ワイヤボンディングおよび導電性ペーストの間の絶縁が保てなくなり、ショート不良が発生する恐れがある。すなわち、半導体モジュールの信頼性が低下する恐れがある。

従って、ソルダレジストの剥離を抑制することで、信頼性の高い回路基板を提供することが求められる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

一実施の形態における回路基板は、セラミックス基板と、前記セラミックス基板の表面に接合され、且つ、金属材料からなる回路パターンと、前記セラミックス基板の表面上に形成され、且つ、前記回路パターンの一部を覆うソルダレジストと、を備える。ここで、前記回路パターンの表面粗さＲｚは、２．０μｍ以上、６．５μｍ以下であり、前記回路パターンの光沢度（６０°）は、１０以上、１２０以下である。

一実施の形態における回路基板の製造方法は、（ａ）セラミックス基板を用意する工程、（ｂ）前記（ａ）工程後、前記セラミックス基板の表面に、金属材料からなる金属板を接合する工程、（ｃ）前記（ｂ）工程後、前記金属板の表面粗さが均一化されるように、前記金属板に対して前処理を行う工程、（ｄ）前記（ｃ）工程後、前記金属板の表面粗さが大きくなるように、前記金属板に対して粗化処理を行う工程、（ｅ）前記（ｄ）工程後、前記金属板をパターニングすることで、回路パターンを形成する工程、（ｆ）前記（ｅ）工程後、前記回路パターンの一部を覆うように、前記セラミックス基板の表面上に、ソルダレジストを形成する工程、を備える。ここで、前記（ｄ）工程後、前記金属板の表面粗さＲｚは２．０μｍ以上、６．５μｍ以下になり、且つ、前記金属板の光沢度（６０°）は１０以上、１２０以下になり、前記（ｆ）工程は、前記回路パターンの表面粗さＲｚが２．０μｍ以上、６．５μｍ以下であり、且つ、前記回路パターンの光沢度（６０°）が１０以上、１２０以下である状態で行われる。

一実施の形態における回路基板の製造方法は、（ａ）セラミックス基板を用意する工程、（ｂ）前記（ａ）工程後、前記セラミックス基板の表面に、金属材料からなる金属板を接合する工程、（ｃ）前記（ｂ）工程後、前記金属板の表面粗さが均一化されるように、前記金属板に対して前処理を行う工程、（ｄ）前記（ｃ）工程後、前記金属板の表面粗さが大きくなるように、前記金属板に対して粗化処理を行う工程、（ｅ）前記（ｄ）工程後、前記金属板をパターニングすることで、回路パターンを形成する工程、（ｆ）前記（ｅ）工程後、前記回路パターンの一部を覆うように、前記セラミックス基板の表面上に、ソルダレジストを形成する工程、を備える。ここで、前記（ｄ）工程後、前記金属板の表面粗さＲｚは２．０μｍ以上、６．５μｍ以下になり、且つ、前記金属板の光沢度（６０°）は１０以上、１２０以下になる。

一実施の形態によれば、ソルダレジストの剥離を抑制することで、信頼性の高い回路基板を提供できる。

検討例における回路基板の製造方法を示す要部断面図である。 図１に続く回路基板の製造方法を示す要部断面図である。 図２に続く回路基板の製造方法を示す要部断面図である。 検討例の回路基板に半導体チップを搭載した状態を示す要部断面図である。 実施の形態１における回路基板の製造方法を示すフローチャートである。 実施の形態１における回路基板の製造方法を示す斜視図である。 図６に続く回路基板の製造方法を示す斜視図である。 図７の要部断面図である。 図８に続く回路基板の製造方法を示す要部断面図である。 図９に続く回路基板の製造方法を示す要部断面図である。 図１０に続く回路基板の製造方法を示す要部断面図である。 図１１に続く回路基板の製造方法を示す要部断面図である。 図１２に続く回路基板の製造方法を示す斜視図である。 図１３に続く回路基板の製造方法を示す要部断面図である。 図１４に続く回路基板の製造方法を示す斜視図である。 図１５のＡ－Ａ線に沿った断面図である。 実施の形態１の回路基板に半導体チップを搭載した状態を示す断面図である。 図１７の要部断面図である。 検討例における金属板の表面を示すＳＥＭ像である。 実施の形態１における金属板の表面を示すＳＥＭ像である。 実施の形態１における実験データを示す表である。 実施の形態１における実験データを示すグラフである。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。

（実施の形態１）
＜本願発明者らによる検討事項＞
本願発明者らは、上述のようなソルダレジストの剥離を抑制する方法として、回路パターンの基となっている金属板の表面を粗くする処理（粗化処理）を行い、回路パターンとソルダレジストとの密着力を向上させる方法を検討した。結果的に、この方法でも従来技術に対して効果を奏することが判明したが、本願発明者らは、単に粗化処理を行うだけでは、種々の問題があることを見出した。以下に図１～図４を用いて、本願発明者らが検討を行った検討例について詳細に説明する。

図１は、セラミックス基板２の表面に、ロウ材層３を介して金属板４を接合した直後の状態であり、且つ、粗化処理を行う前の状態を示している。図２は、金属板４に対して粗化処理を行った後の状態を示している。なお、金属板４は、例えば、圧延処理によって形成された圧延銅箔である。

図１に示されるように、金属板４の表面には、複数の圧延痕２０（複数の凹部）が存在し、各圧延痕２０の深さは不均一になっている。この状態で、図２に示されるように、金属板４に対して粗化処理を行う。粗化処理は、例えば、水、過酸化水素、硫酸およびリン酸によって構成される水溶液を用いて行われる。なお、この水溶液において、過酸化水素の質量パーセント濃度は３％であり、硫酸の質量パーセント濃度は５％であり、リン酸の質量パーセント濃度は３％である。この粗化処理によって、圧延痕２０から結晶粒界に沿ってウェットエッチングが進行し、金属板４の表面の凹部が深くなる。

次に、図３に示されるように、レジストパターンをマスクとしたエッチング処理を行うことで、金属板４およびロウ材層３のパターニングを行い、回路パターン４ａを形成する。次に、回路パターン４ａの一部を覆うように、セラミックス基板２の表面上に、ソルダレジスト６を形成する。粗化処理によって深くなった回路パターン４ａの表面の凹部を埋め込むように、ソルダレジスト６が形成されるので、ソルダレジスト６と回路パターン４ａとの密着力が向上し、ソルダレジスト６が回路パターン４ａから剥離され難くなる。

その後、セラミックス基板２を分割することで、複数の回路基板が製造される。図４に示されるように、その回路基板を用いて半導体モジュールを製造する際には、例えば、回路パターン４ａのうちソルダレジスト６から露出した領域に、導電性ペースト１０を介して半導体チップ１１が搭載される。

ここで、回路パターン４ａの表面は粗化処理によって粗くなっており、回路パターン４ａの表面の凹部が深くなっている。更に、複数の凹部の深さが不均一になっている。このような状態で回路パターン４ａの表面に導電性ペースト１０を形成すると、凹部に導電性ペースト１０が完全に埋め込まれていない箇所が発生するという恐れがある。すなわち、図４に示されるようなボイド２１が発生する恐れがある。

このようなボイド２１が発生していると、例えば、半導体モジュールの実装時における熱負荷によって、ボイド２１内に溜まった空気が膨張し、ボイド２１を起点として導電性ペースト１０にクラックが発生するという恐れがある。すなわち、検討例では、粗化処理によってソルダレジスト６の剥離は改善できるが、ボイド２１の発生を引き起こし易くなってしまうという問題がある。

従って、ソルダレジスト６の剥離を抑制できる共に、ボイド２１の発生も抑制できるような技術が求められる。以下で説明する回路基板１は、検討例での問題点も考慮して、本願発明者らによって発案されたものである。

＜実施の形態１における回路基板＞
以下に、図５～図１６を用いて、実施の形態１における回路基板１の製造方法について説明し、図１７、図１８および図２０～図２２を用いて、その製造方法によって製造された回路基板１の特徴について説明する。図５は、回路基板１の製造方法を示すフローチャートである。図５に示される各ステップＳ１～Ｓ９を説明する際に、必要に応じて図６～図１６を用いる。

まず、ステップＳ１では、図６に示されるようなセラミックス基板２を用意する。セラミックス基板２は、熱伝導率が高く、且つ、放熱効果が高い材料の焼結体によって構成され、例えば窒化珪素の焼結体によって構成されている。

ステップＳ２では、図７に示されるように、セラミックス基板２の表面に、ロウ材層３を介して金属板４を接合し、セラミックス基板２の裏面に、ロウ材層３を介して放熱板（金属板）５を接合する。金属板４および放熱板５は、例えば、圧延処理によって形成された圧延銅箔である。より具体的には、金属板４および放熱板５を構成する金属材料は、例えば、銅（Ｃｕ）、または、Ｃｕ－Ｚｒ若しくはＣｕ－Ｎｉのような銅を主体とする銅合金からなる。

ロウ材層３を構成するロウ材は、例えばＴｉ、ＺｒまたはＨｆを含有したＡｇ－Ｃｕのような導電性材料からなる。金属板４および放熱板５は、ロウ付け法によってセラミックス基板２に接合される。まず、セラミックス基板２の表面にロウ材を塗布した後、ロウ材に金属板４を接着し、Ａｇ／Ｃｕの組成比に応じて例えば７００～９００℃の熱処理を行うことで、金属板４がロウ材層３を介してセラミックス基板２の表面に接合される。放熱板５についても同様の方法を行うことで、放熱板５がロウ材層３を介してセラミックス基板２の裏面に接合される。

なお、図８は、図７の金属板４の表面を拡大した要部断面図である。図８に示されるように、金属板４の表面には、複数の圧延痕２０が存在している。

ステップＳ３では、金属板４に対して、金属板４の表面粗さを均一化するための処理（前処理）を行う。すなわち、複数の圧延痕２０の深さ（複数の凹部の深さ）が不均一になっているので、複数の圧延痕２０をなるべく除去し、複数の凹部の深さを均一化する。

前処理は、例えば、水、過酸化水素および硫酸によって構成される第１水溶液を用いて行われる。なお、この第１水溶液において、過酸化水素の質量パーセント濃度は３％であり、硫酸の質量パーセント濃度は８％である。なお、第１水溶液に、質量パーセント濃度が０．３％以下のリン酸が含まれていてもよい。このような第１水溶液では、金属板４の深さ方向に対して化学研磨する作用が小さく、金属板４の平面方向に対して化学研磨する作用が大きい。従って、金属板４の表面粗さを均一化する作用が大きくなる。

図９は、前処理を行った後の金属板４の状態を示している。第１水溶液によって金属板４を所定の時間でウェットエッチング処理することで、図８よりも、金属板４の厚さが若干薄くなると共に、金属板４の表面粗さが均一化する。

ステップＳ４では、金属板４に対して、金属板４の表面を粗くするための粗化処理を行う。言い換えれば、粗化処理は、金属板４の表面粗さが大きくなるようにするための処理である。

粗化処理は、例えば、水、過酸化水素、硫酸およびリン酸によって構成される第２水溶液を用いて行われる。なお、この第２水溶液において、過酸化水素の質量パーセント濃度は３％であり、硫酸の質量パーセント濃度は５％であり、リン酸の質量パーセント濃度は３％である。第２水溶液に含まれるリン酸の質量パーセント濃度は、第２水溶液に含まれるリン酸の質量パーセント濃度よりも大きいことが好ましい。このような第２水溶液では、金属板４の深さ方向に対する化学研磨する作用が大きいので、複数の凹部の深さが深くなる。

図１０は、粗化処理を行った後の金属板４の状態を示している。第２水溶液によって金属板４を所定の時間でウェットエッチング処理することで、金属板４の表面粗さが大きくなる。ここでは、金属板４の表面粗さＲｚが２．０μｍ以上、６．５μｍ以下になるまで、粗化処理を行った。

前処理によって、金属板４の表面粗さが均一化され、複数の凹部の深さが均一化された状態で、粗化処理によって、金属板４の表面粗さＲｚを大きくしている。このため、凹部の深さが極端に深い箇所が形成され難くなっているので、導電性ペーストを形成した際に、ボイドの発生が起こり難くなっている。

ステップＳ５およびステップＳ６では、金属板４をパターニングすることで、回路パターン４ａを形成する。まず、ステップＳ５では、図１１に示されるように、フォトリソグラフィ法によって、金属板４に直接接し、且つ、金属板４の一部を覆うように、金属板４の表面上にレジストパターンＲＰ１を形成する。

次に、ステップＳ６では、図１２に示されるように、レジストパターンＲＰ１から露出している金属板４に対してエッチング処理を行うことで、回路パターン４ａを形成する。続けて、エッチングされた金属板４の下に形成されていたロウ材層３に対してもエッチング処理を行うことで、ロウ材層３を除去し、セラミックス基板２を露出させる。その後、水酸化ナトリウム水溶液などを用いて、レジストパターンＲＰ１を除去する。

なお、ステップＳ４の粗化処理によって金属板４の表面を粗くしておくことで、ステップＳ５およびステップＳ６で使用されるレジストパターンＲＰ１と、金属板４との密着性を高めることができる。従って、エッチング処理中にレジストパターンＲＰ１の位置がずれる、または、レジストパターンＲＰ１の剥離が発生するなどの不具合を防止できる。

ステップＳ７では、セラミックス基板２に対してレーザスクライブ工程を行う。図１３に示されるように、セラミックス基板２の表面上には、複数の回路パターン４ａが形成されている。最終的にセラミックス基板２は分割されるが、分割される箇所であるスクライブラインＳＬに沿って、予めレーザを照射しておくことで、セラミックス基板２に溝が形成される。この溝が形成されていることで、後のステップＳ９における分割処理を容易に行うことができる。

ステップＳ８では、図１４に示されるように、回路パターン４ａの一部を覆うように、セラミックス基板２の表面上に、ソルダレジスト６を形成する。まず、セラミックス基板２の表面全体を覆うように、例えばスクリーン印刷法または塗布法によってソルダレジスト６を形成する。次に、露光処理および現像処理を行うことで、ソルダレジスト６の一部を除去する。

なお、ソルダレジスト６は以下のように形成されてもよい。例えば、ソルダレジスト６を形成する領域に対応する印刷版を使用して、ソルダレジストパターンを形成し、このソルダレジストパターンに露光処理を行うことで、ソルダレジスト６を形成してもよい。この場合、現像処理を省略できる。

このようにして形成されたソルダレジスト６は、回路パターン４ａに直接接している。回路パターン４ａの表面粗さＲｚは、前処理および粗化処理によって、２．０μｍ以上、６．５μｍ以下になっている。従って、ソルダレジスト６が高い密着力で回路パターン４ａに接しているので、ソルダレジスト６が回路パターン４ａから剥離され難くなっている。

ステップＳ９では、図１５に示されるように、スクライブラインＳＬに沿ってセラミックス基板２を分割することで、複数の回路基板１を製造する。図１６は、図１５のＡ－Ａ線に沿った断面図であり、１つの回路基板１を示している。回路パターン４ａのうちソルダレジスト６から露出している領域には、例えば、導電性ペーストを介して半導体チップを形成するための領域が含まれている。

その後、ステップＳ１０では、複数の回路基板１に対して、外観検査などを行う。良品と判定された回路基板１に対して、梱包作業などが行われ、回路基板１が出荷される。

＜回路基板１の主な特徴＞
図１７は、図１６の回路基板１に半導体チップ１１およびヒートシンク１２を搭載した状態を示し、図１８は、図１７の半導体チップ１１の周囲を拡大した要部断面図である。図１７および図１８に示されるように、半導体チップ１１は、回路パターン４ａのうちソルダレジスト６から露出している領域に、導電性ペースト１０を介して搭載される。なお、導電性ペースト１０は、例えば鉛フリー半田からなる。また、ヒートシンク１２は、放熱板５に接合される。また、図示はしないが、ワイヤボンディングなどの外部接続用端子によって、半導体チップ１１の表面電極と回路パターン４ａとを電気的に接続させるなど、回路パターン４ａ上では、他の配線形態も行われている。

上述の検討例の図４で説明したように、回路基板１には、ソルダレジスト６の剥離を抑制すると共に、ボイド２１の発生も抑制することが求められる。本願発明者らは、これらを対策するための指標として、表面粗さＲｚおよび光沢度（６０°）に着目し、表面粗さＲｚおよび光沢度（６０°）と、ソルダレジスト６の剥離およびボイド２１の発生との関係性について、実験を行った。

図１９および図２０は、ステップＳ４の粗化処理を行った後の金属板４の表面を示すＳＥＭ像であり、図１９は検討例を示し、図２０は実施の形態１を示している。なお、図１９および図２０には、それぞれ拡大倍率が２５０倍のＳＥＭ像（１目盛りが２００μｍのスケールを付記）と、拡大倍率が２５００倍のＳＥＭ像（１目盛りが２０．０μｍのスケールを付記）とを示す。図２１および図２２は、実施の形態１における実験データを示す表およびグラフである。

図１９および図２０を比較すると、実施の形態１では、ステップＳ４の粗化処理の前にステップＳ３の前処理を行っていることで、金属板４の表面の粗さが均一化されていることが確認できた。

また、図２１および図２２に示されるように、光沢度（６０°）が１２０以下であれば、ソルダレジスト６の剥離を抑制でき、表面粗さＲｚが６．５μｍ以下であれば、ボイド２１の発生を抑制できることが判った。また、表面粗さＲｚが小さくなりすぎると、ソルダレジスト６の剥離が発生し易くなる。ソルダレジスト６と回路パターン４ａとの密着性を確保するためには、表面粗さＲｚは２．０μｍ以上であることが好ましい。また、光沢度（６０°）は１０以上であれば、表面粗さＲｚが大きくなり過ぎることを抑制できる。

なお、本願で説明している表面粗さＲｚは、ＪＩＳＢ０６０１：２００１に準拠したものであり、本願で説明している光沢度（６０°）は、ＪＩＳ Ｚ ８７４１に準拠したものである。また、表面粗さＲｚの測定装置には、表面粗さ計（ＴＯＵＣＨ５０：東京精密製）を使用し、光沢度の測定装置には、ハンディ型光沢計（ＰＧ―ＩＩＭ：日本電色工業製）を使用した。そして、金属板４での表面粗さＲｚおよび光沢度（６０°）の測定位置は、中央部（１箇所）および縁部（４箇所）の合計５箇所である。中央部は、金属板４の表面における４つの角部からの対角線が交差する位置であり、縁部は、金属板４の各角部から中央部へ向かう方向に１５ｍｍ内側とした位置である。本願で説明している表面粗さＲｚおよび光沢度（６０°）の各数値は、上記５箇所の平均値としている。

纏めると、ステップＳ３の前処理と、ステップＳ４の粗化処理とを行った後で、金属板４の表面粗さＲｚは２．０μｍ以上、６．５μｍ以下になっていることが好ましく、金属板の光沢度（６０°）は１０以上、１２０以下になっていることが好ましい。

そして、ステップＳ８のソルダレジスト６の形成は、回路パターン４ａの表面粗さＲｚが２．０μｍ以上、６．５μｍ以下であり、且つ、回路パターン４ａの光沢度（６０°）が１０以上、１２０以下である状態で行われる。また、回路パターン４ａに導電性ペースト１０を介して半導体チップ１１を搭載する際にも、回路パターン４ａの表面粗さＲｚおよび光沢度（６０°）が、上記範囲内になっている。

以上のように、金属板４に対して、ステップＳ３の前処理と、ステップＳ４の粗化処理とを行い、その金属板４をパターニングして形成された回路パターン４ａを用いることで、ソルダレジスト６の剥離を抑制できると共に、導電性ペースト１０の形成時にボイド２１の発生を抑制できる。従って、実施の形態１によれば、信頼性の高い回路基板１を提供することができる。

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１ 回路基板
２ セラミックス基板
３ ロウ材層
４ 金属板
４ａ 回路パターン
５ 放熱板（金属板）
６ ソルダレジスト
１０ 導電性ペースト
１１ 半導体チップ
１２ ヒートシンク
２０ 圧延痕
２１ ボイド
ＲＰ１ レジストパターン
ＳＬ スクライブライン

Claims (10)

1. セラミックス基板と、
   前記セラミックス基板の表面に接合され、且つ、金属材料からなる回路パターンと、
   前記セラミックス基板の表面上に形成され、且つ、前記回路パターンの一部を覆うソルダレジストと、
   を備え、
   前記回路パターンの表面粗さＲｚは、２．０μｍ以上、６．５μｍ以下であり、
   前記回路パターンの光沢度（６０°）は、１０以上、１２０以下である、回路基板。
2. 請求項１に記載の回路基板において、
   前記回路パターンのうち前記ソルダレジストから露出している領域は、導電性ペーストを介して半導体チップを搭載するための領域を含む、回路基板。
3. 請求項１または２に記載の回路基板において、
   前記ソルダレジストは、前記回路パターンに直接接している、回路基板。
4. 請求項１乃至３のいずれか１項に記載の回路基板において、
   前記金属材料は、銅または銅を主体とする合金である、回路基板。
5. （ａ）セラミックス基板を用意する工程、
   （ｂ）前記（ａ）工程後、前記セラミックス基板の表面に、金属材料からなる金属板を接合する工程、
   （ｃ）前記（ｂ）工程後、前記金属板の深さ方向に対して研磨する作用が平面方向に対して研磨する作用よりも小さくなるように、前記金属板に対して前処理を行う工程、
   （ｄ）前記（ｃ）工程後、前記金属板の深さ方向に対して研磨する作用が平面方向に対して研磨する作用よりも大きくなるように、前記金属板に対して粗化処理を行う工程、
   （ｅ）前記（ｄ）工程後、前記金属板をパターニングすることで、回路パターンを形成する工程、
   （ｆ）前記（ｅ）工程後、前記回路パターンの一部を覆うように、前記セラミックス基板の表面上に、ソルダレジストを形成する工程、
   を備え、
   前記（ｄ）工程後、前記金属板の表面粗さＲｚは２．０μｍ以上、６．５μｍ以下になり、且つ、前記金属板の光沢度（６０°）は１０以上、１２０以下になり、
   前記（ｆ）工程は、前記回路パターンの表面粗さＲｚが２．０μｍ以上、６．５μｍ以下であり、且つ、前記回路パターンの光沢度（６０°）が１０以上、１２０以下である状態で行われる、回路基板の製造方法。
6. 請求項５に記載の回路基板の製造方法において、
   前記（ｅ）工程は、
   （ｅ１）前記金属板に直接接し、且つ、前記金属板の一部を覆うように、前記金属板の表面上にレジストパターンを形成する工程、
   （ｅ２）前記（ｅ１）工程後、前記レジストパターンから露出している前記金属板に対してエッチング処理を行うことで、回路パターンを形成する工程、
   （ｅ３）前記（ｅ２）工程後、前記レジストパターンを除去する工程、
   を有する、回路基板の製造方法。
7. 請求項５または６に記載の回路基板の製造方法において、
   前記回路パターンのうち前記ソルダレジストから露出している領域は、導電性ペーストを介して半導体チップを搭載するための領域を含む、回路基板の製造方法。
8. 請求項５乃至７のいずれか１項に記載の回路基板の製造方法において、
   前記（ｆ）工程では、前記ソルダレジストは、前記回路パターンに直接接する、回路基板の製造方法。
9. 請求項５乃至８のいずれか１項に記載の回路基板の製造方法において、
   前記金属材料は、銅または銅を主体とする合金である、回路基板の製造方法。
10. （ａ）セラミックス基板を用意する工程、
    （ｂ）前記（ａ）工程後、前記セラミックス基板の表面に、金属材料からなる金属板を接合する工程、
    （ｃ）前記（ｂ）工程後、前記金属板の深さ方向に対して研磨する作用が平面方向に対して研磨する作用よりも小さくなるように、前記金属板に対して前処理を行う工程、
    （ｄ）前記（ｃ）工程後、前記金属板の深さ方向に対して研磨する作用が平面方向に対して研磨する作用よりも大きくなるように、前記金属板に対して粗化処理を行う工程、
    （ｅ）前記（ｄ）工程後、前記金属板をパターニングすることで、回路パターンを形成する工程、
    （ｆ）前記（ｅ）工程後、前記回路パターンの一部を覆うように、前記セラミックス基板の表面上に、ソルダレジストを形成する工程、
    を備え、
    前記（ｄ）工程後、前記金属板の表面粗さＲｚは２．０μｍ以上、６．５μｍ以下になり、且つ、前記金属板の光沢度（６０°）は１０以上、１２０以下になる、回路基板の製造方法。