JP7783153B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、上面に複数のトレンチが設けられている素子領域を有する半導体基板と、各トレンチの内面を覆うゲート絶縁膜と、各トレンチ内に配置されたゲート電極と、素子領域内で半導体基板の上面を覆っている上部電極と、を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型の複数の底部領域（すなわち、電界ブロック層）と、ｐ型の複数の接続領域（すなわち、連結層）を有している。ソース領域は、上部電極に接しており、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。各底部領域は、トレンチの底面から間隔を空けてトレンチの下側に配置されており、トレンチと平行に伸びており、トレンチに対して直交する方向に間隔を空けて配列されている。各接続領域は、上部電極に接する位置から底部領域まで延びており、トレンチに対して直交する方向に延びており、トレンチと平行な方向に間隔を空けて配列されている。

特許文献１の半導体装置がオフするときには、底部領域からドリフト領域内に空乏層が伸びる。底部領域からドリフト領域内の伸びる空乏層によって、ゲート絶縁膜周辺の電界集中が抑制される。

特開２０１９－１６７７５号公報

特許文献１の半導体装置がオフしている状態で、半導体基板内部のｐｎ接合（例えば、底部領域とドリフト領域の間のｐｎ接合）へ逆方向バイアスの高電圧が印加されると、アバランシェ電流が流れる。アバランシェ電流は、ドリフト領域から底部領域及び接続領域を介して上部電極に流れる。このとき、アバランシェ電流が流れることにより、各接続領域が発熱する。各接続領域は上部電極に接しているため、接続領域で生じた熱が上部電極に伝わる。このため、各接続領域の上部で上部電極が高温となり、各接続領域から離れた位置ほど上部電極の温度が低くなる。このように、上部電極において温度勾配が生じる。

この種の半導体装置では、素子領域の外周部において上部電極を保護膜によって覆うことがある。上部電極のうち保護膜に覆われた部分では、熱が拡散し難く、温度が均一化され難い。したがって、アバランシェ電流が流れる場合に、保護膜に覆われた部分では、保護膜に覆われていない部分よりも、上部電極で温度勾配が生じ易い。このため、繰り返しアバランシェ電流が流れると、保護膜に覆われた部分の上部電極に悪影響を及ぼし得る。本明細書では、半導体装置においてアバランシェ電流による上部電極への影響を低減する技術を提案する。

本明細書が開示する半導体装置（１０、１００、２００、３００）は、上面（１２ａ）に複数のトレンチ（２２）が設けられている素子領域（１４）を有する半導体基板（１２）と、前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、前記素子領域内で前記半導体基板の前記上面を覆っている上部電極（７０）と、保護膜（４０）と、を備えている。前記素子領域が、前記上部電極に接しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、それぞれが前記トレンチの底面から間隔を空けて前記トレンチの下側に配置されており、それぞれの周囲が前記ドリフト領域に囲まれており、それぞれが前記半導体基板を上から見たときに第１方向に延びており、前記半導体基板を上から見たときに前記第１方向と直交する第２方向に間隔を空けて配列されているｐ型の複数の底部領域（３６、１３６）と、それぞれが前記上部電極に接する位置から前記底部領域まで延びており、それぞれが前記半導体基板を上から見たときに前記第１方向と交差する第３方向に延びており、前記半導体基板を上から見たときに前記第３方向と直交する第４方向に間隔を空けて配列されているｐ型の複数の接続領域（３８、１３８、２３８、３３８）と、を備えている。前記素子領域の外周部（１４ｂ）に前記上部電極の上面が前記保護膜に覆われた被覆部（６０）が設けられており、前記素子領域の中央部（１４ａ）に前記上部電極の前記上面が前記保護膜から露出している露出部（６２）が設けられている。前記被覆部における前記接続領域の前記第４方向の間隔の平均値が、前記露出部における前記接続領域の前記第４方向の間隔の平均値よりも小さい。

上記の半導体装置では、半導体基板が、素子領域の外周部において上部電極の上面が保護膜に覆われた被覆部と、素子領域の中央部において上部電極の上面が保護膜から露出している露出部と、を有している。被覆部における接続領域の間隔の平均値が、中央部における接続領域の間隔の平均値よりも小さい。すなわち、被覆部では、露出部と比較して、接続領域が密に配置されている。このため、被覆部では、アバランシェ電流が、密に配置された複数の接続領域に分散して流れ、各接続領域に流れるアバランシェ電流の密度が小さくなる。その結果、被覆部では、各接続領域の発熱の程度が小さくなり、上部電極に生じる温度勾配も小さくなる。このように、上記の半導体装置では、アバランシェ電流による上部電極への影響を低減することができる。

実施例１の半導体装置の平面図。 実施例１の半導体装置の部分拡大平面図。 図２のＩＩＩ－ＩＩＩ線における断面図。 図２のＩＶ－ＩＶ線における断面図。 図２のＶ－Ｖ線における断面図。 図２のＶＩ－ＶＩ線における断面図。 実施例２の半導体装置の部分拡大平面図。 図７のＶＩＩＩ－ＶＩＩＩ線における断面図。 図７のＩＸ－ＩＸ線における断面図。 実施例３の半導体装置の部分拡大平面図。 実施例４の半導体装置の部分拡大平面図。

本明細書が開示する一例の半導体装置では、半導体基板が、ＳｉＣにより構成されていてもよい。

本明細書が開示する一例の半導体装置では、素子領域の露出部内の上部電極の上面が、はんだ層を介して導体板に接続されていてもよい。露出部では、接続領域から上部電極に伝わった熱がはんだ層を介して好適に拡散する。このため、上記の構成では、露出部における接続領域の第４方向の間隔の平均値が比較的大きくても、上部電極の温度が均一化され易い。

（実施例１）
図１は、実施例１の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）であり、半導体基板１２と、電極、絶縁膜等を有している。半導体基板１２は、ＳｉＣ（炭化シリコン）により構成されている。ただし、半導体基板１２を構成する材料は特に限定されず、例えば、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等、他の半導体材料であってもよい。図１に示すように、半導体基板１２は、素子領域１４と周辺領域１６を有している。素子領域１４は、後述する複数のトレンチ２２が形成されている領域である。素子領域１４には、トレンチ型のＭＯＳＦＥＴ構造が形成されている。素子領域１４は、半導体基板１２の中央側に配置されている。周辺領域１６は、素子領域１４の周囲に配置されている。周辺領域１６には、周辺耐圧構造が形成されている。また、周辺領域１６に対応する半導体基板１２上には、複数の小信号パッド１８が設けられている。小信号パッド１８は、例えば、ゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド、及び電流センス信号を出力するための電流センスパッド等である。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、半導体基板１２に平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。

図２は、図１に破線で示す領域Ａを上から見たときの拡大図である。図２に示すように、素子領域１４内には、半導体基板１２の上面１２ａに複数のトレンチ２２が設けられている。各トレンチ２２は、ｙ方向に沿って長く延びている。各トレンチ２２は、互いに平行に延びている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。なお、図２では、半導体基板１２の上面１２ａ上の構成（絶縁膜、電極等）の図示を省略している。図３、図４、及び図６に示すように、各トレンチ２２内には、ゲート絶縁膜２４とゲート電極２６が配置されている。ゲート絶縁膜２４は、各トレンチ２２の内面を覆っている。ゲート電極２６は、各トレンチ２２の内部に配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。

各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で、素子領域１４内の半導体基板１２の上面１２ａに接している。層間絶縁膜２８は、周辺領域１６の外周端から素子領域１４の一部に跨る範囲の半導体基板１２の上面１２ａにも設けられている。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に接している。

図１、２等に示すように、素子領域１４は、中央部１４ａと外周部１４ｂを有している。中央部１４ａは、素子領域１４の中央側に位置している。外周部１４ｂは、中央部１４ａの周囲に位置している。外周部１４ｂは、素子領域１４の中央部１４ａと周辺領域１６との間の範囲に位置している。

図３～図６に示すように、素子領域１４の外周部１４ｂから周辺領域１６に跨る範囲には、保護膜４０が設けられている。保護膜４０は、素子領域１４の外周部１４ｂの上部電極７０の上面７０ａから、周辺領域１６内の層間絶縁膜２８の上面に跨る範囲を覆っている。保護膜４０は、例えばポリイミドにより構成されている。素子領域１４の中央部１４ａでは、上部電極７０が保護膜４０から露出しており、上面７０ａにはんだ層４２が設けられている。はんだ層４２の上部には、導体板４４が設けられている。導体板４４は、例えば銅により構成されている。中央部１４ａでは、上部電極７０の上面７０ａと導体板４４が、はんだ層４２によって接合されている。以下では、素子領域１４のうち、上部電極７０の上面７０ａが保護膜４０によって覆われた範囲を被覆部６０といい、上部電極７０の上面７０ａが保護膜から露出している範囲を露出部６２という。本実施例では、図３～図６に示すように、半導体基板１２を上から見たときに、中央部１４ａと外周部１４ｂの境界と、露出部６２と被覆部６０の境界とが略一致している。

素子領域１４には、複数のソース領域３０、複数のボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６、及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。図２、図３～図５に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に設けられている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。

各ボディ領域３２は、ｐ型領域である。図３～図５に示すように、各ボディ領域３２は、ソース領域３０に対して下側から接している。各ボディ領域３２は、ソース領域３０の下側でゲート絶縁膜２４に接している。

ドリフト領域３４は、ｎ型領域である。図３～図５に示すように、ドリフト領域３４は、ボディ領域３２の下側に配置されている。ドリフト領域３４は、ボディ領域３２に対して下側から接している。ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。ドリフト領域３４は、ボディ領域３２によって各ソース領域３０から分離されている。ドリフト領域３４は、素子領域１４から周辺領域１６内に跨って配置されている。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、半導体基板１２の下面１２ｂにおいて、下部電極７２にオーミック接触している。ドレイン領域３５は、素子領域１４から周辺領域１６内に跨って配置されている。

各底部領域３６は、ｐ型領域である。図３、図４、及び図６に示すように、各底部領域３６は、トレンチ２２に平行な方向（ｙ方向）に延びている。底部領域３６は、ｘ方向に間隔を空けて配列されている。各底部領域３６は、トレンチ２２の底面から間隔を空けてトレンチ２２の下側に配置されている。各底部領域３６は、その周囲がドリフト領域３４に囲まれている。

各接続領域３８は、ｐ型領域である。図４～図６に示すように、各接続領域３８は、底部領域３６に直交する方向（ｘ方向）に延びている。接続領域３８は、ｙ方向に間隔を空けて配列されている。図２に示すように、各接続領域３８は、半導体基板１２を上から見たときに、２つのソース領域３０の間の範囲に配置されている。すなわち、半導体基板１２を上から見たときに、ソース領域３０と接続領域３８が、ｙ方向に沿って交互に配置されている。

図４及び図５に示すように、各接続領域３８は、高濃度領域３８ａと低濃度領域３８ｂを有している。高濃度領域３８ａは、半導体基板１２の上面１２ａに露出する位置に設けられている。高濃度領域３８ａは、上部電極７０にオーミック接触している。高濃度領域３８ａは、トレンチ２２の側面において、ゲート絶縁膜に接している。図５に示すように、高濃度領域３８ａの下端は、ソース領域３０の下端よりも上側に位置している。低濃度領域３８ｂは、高濃度領域３８ａよりも低く、ボディ領域３２よりも高いｐ型不純物濃度を有している。低濃度領域３８ｂは、高濃度領域３８ａの下側に設けられている。低濃度領域３８ｂは、高濃度領域３８ａの下端から底部領域３６まで延びている。すなわち、各接続領域３８は、半導体基板１２の上面１２ａに露出する位置から底部領域３６まで延びている。したがって、各底部領域３６は、各接続領域３８を介して上部電極７０に接続されている。このため、各底部領域３６の電位は、上部電極７０の電位と略等しい。

図２及び図５に示すように、被覆部６０においてｙ方向に隣り合う接続領域３８の間隔ｄ１は、露出部６２においてｙ方向に隣り合う接続領域３８の間隔ｄ２よりも狭い。換言すると、被覆部６０では、露出部６２よりも接続領域３８が密に配置されている。

図２～図６に示すように、周辺領域１６には、ｐ型の複数のガードリング５０が設けられている。各ガードリング５０は、半導体基板１２の上面１２ａに露出する位置に設けられている。図２では一部のみが示されているが、各ガードリングは、素子領域１４の周囲を一巡している。

半導体装置１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、半導体装置１０がオンする。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、チャネルが消失し、半導体装置１０がオフする。

半導体装置１０がオフしている状態では、下部電極７２の電位が上部電極７０の電位よりも遥かに高い。この状態では、ドリフト領域３４は、下部電極７２に近い電位を有する。また、上述したように、底部領域３６は、上部電極７０と略等しい電位を有する。このため、ドリフト領域３４と底部領域３６の界面のｐｎ接合に高い逆電圧が印加される。したがって、各底部領域３６からドリフト領域３４内に、空乏層が広範囲に広がる。これにより、トレンチ２２の下端近傍での電界集中が抑制され、半導体装置１０の耐圧が確保される。また、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。このため、接続領域３８からも、ドリフト領域３４内に空乏層が広がる。

半導体装置１０がオフすると、ボディ領域３２、接続領域３８、及び底部領域３６から広がる空乏層により、ドリフト領域３４の略全域が空乏化される。半導体装置１０がオフしている状態で下部電極７２に高電圧が印加されると、半導体基板１２内でアバランシェ降伏が生じ、ドリフト領域３４から底部領域３６及び接続領域３８を介して上部電極７０へアバランシェ電流が流れる。アバランシェ電流が流れると、各接続領域３８が発熱する。複数の接続領域３８が間隔を空けて配列されているため、半導体基板１２の内部には、当該間隔に応じた温度勾配が生じる。すなわち、接続領域３８が高温となり、接続領域３８から離れた位置で低温となる温度勾配が生じる。また、各接続領域３８は上部電極７０に接しているため、接続領域３８で生じた熱が上部電極７０に伝わり、上部電極７０においても、半導体基板１２内部と同様の温度勾配が生じる。すなわち、接続領域３８の上部が高温となり、接続領域３８の上部から離れた位置で低温となる温度勾配が生じる。

本実施例の半導体装置１０では、半導体基板１２が、素子領域１４の外周部１４ｂにおいて上部電極７０が保護膜４０によって覆われた被覆部６０を有している。被覆部６０では、保護膜４０の存在により上部電極７０の熱が拡散し難く、上部電極７０の温度が均一化され難い。このため、繰り返しアバランシェ電流が流れると、保護膜４０に覆われた部分の上部電極７０に悪影響を及ぼし得る。しかしながら、本実施例では、被覆部６０における接続領域３８の間隔ｄ１が、露出部６２における接続領域３８の間隔ｄ２よりも狭くなっている。すなわち、被覆部６０では、露出部６２と比較して、接続領域３８が密に配置されている。このため、被覆部６０では、アバランシェ電流が、密に配置された複数の接続領域３８に分散して流れ、各接続領域３８に流れるアバランシェ電流の密度が小さくなる。その結果、被覆部６０では、各接続領域３８の発熱の程度が小さくなり、半導体基板１２内部の温度勾配が小さくなる。したがって、被覆部６０では、上部電極７０に生じる温度勾配も小さくなる。このように、本実施例の半導体装置１０では、上部電極７０の熱が拡散し難い範囲の直下に位置する接続領域３８を密に配置することによって、上部電極７０に生じる温度勾配の程度を低減することで、アバランシェ電流による上部電極７０への影響を低減することができる。

また、本実施例では、素子領域１４の露出部６２では、上部電極７０の上面７０ａが、はんだ層４２を介して導体板４４に接続されている。はんだ層４２は、熱伝導率が高いので、露出部６２では、接続領域３８から上部電極７０に伝わった熱がはんだ層４２を介して好適に拡散する。このため、露出部６２では、接続領域３８の間隔ｄ２を比較的広くしても、上部電極７０の温度が均一化され易い。接続領域３８の間隔ｄ２を比較的広くすることにより、ソース領域３０を広範囲に配置することができる。このため、通電経路として機能するアクティブ領域を広く確保することができる。

また、本実施例では、底部領域３６が延びる方向（ｙ方向）と接続領域３８が延びる方向（ｘ方向）とが交差するため、例えば、底部領域３６と接続領域３８とが互いに平行に延びている構成と比較して、底部領域３６と接続領域３８とをより確実に接続することができる。

なお、上述した実施例では、被覆部６０において隣り合う接続領域３８の間隔ｄ１が、任意の位置で略等しく、露出部６２において隣り合う接続領域３８の間隔ｄ２が、任意の位置で略等しい構成であった。しかしながら、被覆部６０内の接続領域３８の間隔ｄ１は位置によって異なっていてもよく、露出部６２内の接続領域３８の間隔ｄ２についても同様である。この場合、間隔ｄ１の平均値が、間隔ｄ２の平均値よりも小さければよい。換言すると、半導体基板１２を上から見たときに、被覆部６０内の接続領域３８の密度が、露出部６２内の接続領域３８の密度よりも大きければよい。後述する他の実施例においても同様である。

ｙ方向が、「第１方向」及び「第４方向」の一例であり、ｘ方向が、「第２方向」及び「第３方向」の一例である。

（実施例２）
実施例２の半導体装置１００では、実施例１と比較して底部領域３６及び接続領域３８の構成が異なっている。実施例２では、図７及び図９に示すように、各接続領域１３８は、トレンチ２２に平行な方向（ｙ方向）に延びている。図７及び図８に示すように、各接続領域１３８は、ｘ方向に間隔を空けて配列されている。また、図７及び図８に示すように、各底部領域１３６は、接続領域１３８に直交する方向（ｘ方向）に延びている。図７及び図９に示すように、底部領域１３６は、ｙ方向に間隔を空けて配列されている。なお、図７では、半導体基板１２の内部に位置する底部領域１３６が併せて示されている。

図７及び図８に示すように、被覆部６０においてｘ方向に隣り合う接続領域１３８の間隔ｄ３は、露出部６２においてｘ方向に隣り合う接続領域１３８の間隔ｄ４よりも狭い。換言すると、被覆部６０では、露出部６２よりも接続領域１３８が密に配置されている。

実施例２の半導体装置１００では、被覆部６０における接続領域１３８の間隔ｄ３が、露出部６２における接続領域１３８の間隔ｄ４よりも狭くなっている。このため、実施例２の半導体装置１００においても、被覆部６０では、アバランシェ電流に起因する上部電極７０の温度勾配が小さくなり、アバランシェ電流による上部電極７０への影響を低減することができる。

ｘ方向が、「第１方向」及び「第４方向」の一例であり、ｙ方向が、「第２方向」及び「第３方向」の一例である。

（実施例３）
実施例３の半導体装置２００は、実施例２と比較して接続領域１３８の構成が異なっている。実施例３では、図１０に示すように、各接続領域２３８が、２つの隣り合うトレンチ２２の間の範囲において、トレンチ２２に平行な方向（ｙ方向）に沿って断続的に配置されている。接続領域２３８は、ｘ方向に間隔を空けて配列されている。換言すると、実施例３では、半導体基板１２を上から見たときに、接続領域２３８が千鳥状に配置されている。被覆部６０においてｘ方向に隣り合う接続領域２３８の間隔ｄ５は、露出部６２においてｘ方向に隣り合う接続領域２３８の間隔ｄ６よりも狭い。換言すると、被覆部６０では、露出部６２よりも接続領域２３８が密に配置されている。このため、実施例３の半導体装置２００においても、被覆部６０では、アバランシェ電流に起因する上部電極７０の温度勾配が小さくなり、アバランシェ電流による上部電極７０への影響を低減することができる。また、実施例３では、半導体基板１２を上から見たときに、実施例２よりも素子領域１４内にソース領域３０を広範囲に配置することができるため、より広いアクティブ領域を確保することができる。なお、図１０では、周辺領域１６の図示を省略している。図１１についても同様である。

ｘ方向が、「第１方向」及び「第４方向」の一例であり、ｙ方向が、「第２方向」及び「第３方向」の一例である。

（実施例４）
実施例４の半導体装置３００は、実施例２と比較して接続領域１３８の構成が異なっている。実施例４では、図１１に示すように、各接続領域３３８が、トレンチ２２が延びる方向（ｙ方向）及び底部領域１３６が延びる方向（ｘ方向）の両方に対して傾斜する方向に沿って延びている。接続領域３３８は、自身が延びる方向に直交する方向（以下、間隔方向という。）に間隔を空けて配列されている。被覆部６０において間隔方向に隣り合う接続領域３３８の間隔ｄ７は、露出部６２において間隔方向に隣り合う接続領域３３８の間隔ｄ８よりも狭い。換言すると、被覆部６０では、露出部６２よりも接続領域３３８が密に配置されている。このため、実施例４の半導体装置３００においても、被覆部６０では、アバランシェ電流に起因する上部電極７０の温度勾配が小さくなり、アバランシェ電流による上部電極７０への影響を低減することができる。

ｘ方向が、「第１方向」の一例であり、ｙ方向が、「第２方向」の一例である。ｙ方向及びｘ方向の両方に対して傾斜する方向が、「第３方向」の一例であり、当該傾斜する方向に直交する方向が、「第４方向」の一例である。

なお、上述した実施例１において、各接続領域３８が、底部領域３６の下端まで延びていてもよい。換言すると、各接続領域３８の下側に、ｘ方向に隣り合う底部領域３６同士を接続するｐ型の領域をさらに設けてもよい。このように構成すると、底部領域３６と接続領域３８とをより確実に接続することができる。他の実施例においても同様である。

また、上述した各実施例では、半導体基板１２を上から見たときに、中央部１４ａと外周部１４ｂの境界と、露出部６２と被覆部６０の境界とが略一致していた。しかしながら、例えば、露出部６２と被覆部６０の境界が、中央部１４ａと外周部１４ｂの境界よりも半導体基板１２の外周側に位置していてもよい。換言すると、中央部１４ａの一部に、接続領域の間隔が狭い領域が存在していてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：半導体装置、１２：半導体基板、１２ａ：上面、１２ｂ：下面、１４：素子領域、１４ａ：中央部、１４ｂ：外周部、１６：周辺領域、２２：トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３４：ドリフト領域、３５：ドレイン領域、３６：底部領域、３８：接続領域、４０：保護膜、４２：はんだ層、４４：導体板、６０：被覆部、６２：露出部、７０：上部電極、７２：下部電極

Claims (3)

1. 半導体装置（１０、１００、２００、３００）であって、
   上面（１２ａ）に複数のトレンチ（２２）が設けられている素子領域（１４）を有する半導体基板（１２）と、
   前記各トレンチの内面を覆っているゲート絶縁膜（２４）と、
   前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（２６）と、
   前記素子領域内で前記半導体基板の前記上面を覆っている上部電極（７０）と、
   保護膜（４０）と、
   を備えており、
   前記素子領域が、
   前記上部電極に接しており、前記各トレンチ内の前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
   前記ソース領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しているｐ型のボディ領域（３２）と、
   前記ボディ領域の下側で前記各トレンチ内の前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域（３４）と、
   それぞれが前記トレンチの底面から間隔を空けて前記トレンチの下側に配置されており、それぞれの周囲が前記ドリフト領域に囲まれており、それぞれが前記半導体基板を上から見たときに第１方向に延びており、前記半導体基板を上から見たときに前記第１方向と直交する第２方向に間隔を空けて配列されているｐ型の複数の底部領域（３６、１３６）と、
   それぞれが前記上部電極に接する位置から前記底部領域まで延びており、それぞれが前記半導体基板を上から見たときに前記第１方向と交差する第３方向に延びており、前記半導体基板を上から見たときに前記第３方向と直交する第４方向に間隔を空けて配列されているｐ型の複数の接続領域（３８、１３８、２３８、３３８）と、
   を備えており、
   前記素子領域の外周部（１４ｂ）に前記上部電極の上面が前記保護膜に覆われた被覆部（６０）が設けられており、前記素子領域の中央部（１４ａ）に前記上部電極の前記上面が前記保護膜から露出している露出部（６２）が設けられており、
   前記被覆部における前記接続領域の前記第４方向の間隔の平均値が、前記露出部における前記接続領域の前記第４方向の間隔の平均値よりも小さい、
   半導体装置。
2. 前記半導体基板が、ＳｉＣにより構成されている、請求項１に記載の半導体装置。
3. 前記素子領域の前記露出部内の前記上部電極の前記上面が、はんだ層（４２）を介して導体板（４４）に接続されている、請求項１又は２に記載の半導体装置。