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JP7823295B2 - 半導体装置および結晶成長方法 - Google Patents
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JP7823295B2 - 半導体装置および結晶成長方法 - Google Patents

半導体装置および結晶成長方法

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JP7823295B2 JP2022501910A JP2022501910A JP7823295B2 JP 7823295 B2 JP7823295 B2 JP 7823295B2 JP 2022501910 A JP2022501910 A JP 2022501910A JP 2022501910 A JP2022501910 A JP 2022501910A JP 7823295 B2 JP7823295 B2 JP 7823295B2
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Description

本発明は、パワーデバイス等に有用な半導体装置に関する。また、本発明はパワーデバイス等に有用な結晶を得ることができる結晶成長方法に関する。
従来、異種基板上に結晶成長させる際に、クラックや格子欠陥が生じる問題がある。この問題に対し、基板と膜の格子定数や熱膨張係数を整合させること等が検討されている。また、不整合が生じる場合には、ELOのような成膜手法等も検討されている。
特許文献1には、異種基板上にバッファ層を形成し、前記バッファ層上に酸化亜鉛系半導体層を結晶成長させる方法が記載されている。特許文献2には、ナノドットのマスクを異種基板上に形成して、ついで、単結晶半導体材料層を形成することが記載されている。非特許文献1には、サファイア上に、GaNのナノカラムを介して、GaNを結晶成長させる手法が記載されている。非特許文献2には、周期的なSiN中間層を用いて、Si(111)上にGaNを結晶成長させて、ピット等の欠陥を減少させる手法が記載されている。
しかしながら、いずれの技術も、成膜速度が悪かったり、基板にクラック、転位、反り等が生じたり、また、エピタキシャル膜に転位やクラック等が生じたりして、高品質なエピタキシャル膜を得ることが困難であり、基板の大口径化やエピタキシャル膜の厚膜化においても、支障が生じていた。
また、高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム(Ga)を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。しかも、広いバンドギャップからLEDやセンサー等の受発光装置としての応用も期待されている。当該酸化ガリウムは、インジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶することによりバンドギャップ制御することが可能であり、InAlGaO系半導体として極めて魅力的な材料系統を構成している。ここでInAlGaO系半導体とはInAlGa(0≦X≦2、0≦Y≦2、0≦Z≦2、X+Y+Z=1.5~2.5)を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。
しかしながら、酸化ガリウムは、最安定相がβガリア構造であるので、特殊な成膜法を用いなければ、コランダム構造の結晶膜を成膜することが困難であり、結晶品質等においてもまだまだ課題が数多く存在している。これに対し、現在、コランダム構造を有する結晶性半導体の成膜について、いくつか検討がなされている。
特許文献3には、ガリウム又はインジウムの臭化物又はヨウ化物を用いて、ミストCVD法により、酸化物結晶薄膜を製造する方法が記載されている。特許文献4~6には、コランダム型結晶構造を有する下地基板上に、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とが積層された多層構造体が記載されている。
また、最近では、特許文献7~9に記載されているように、コランダム構造の酸化ガリウム膜をELO成長等させることが検討されている。特許文献7~9に記載されている方法によれば、良質なコランダム構造の酸化ガリウム膜を得ることは可能であるが、特許文献7記載の熱膨張係数差を利用したELO成膜手法等をもってしても、実際に結晶膜を調べてみると、ファセット成長する傾向があり、このファセット成長に起因する転位やクラックなどの課題もあって、また、特許文献10に記載されているように、面方向により電気特性を向上させることも検討されている。
なお、特許文献3~10はいずれも本出願人による特許または特許出願に関する公報である。
特開2010-232623号公報 特表2010-516599号公報 特許第5397794号 特許第5343224号 特許第5397795号 特開2014-72533号公報 特開2016-98166号公報 特開2016-100592号公報 特開2016-100593号公報 特開2018-082144号公報
Kazuhide Kusakabe., et al., "Overgrowth of GaN layer on GaN nano-columns by RF-molecular beam epitaxy", Journal of Crystal Growth 237-239 (2002) 988-992 K. Y. Zang., et al.,"Defect reduction by periodic SiNx interlayers in gallium nitride grown on Si (111)", Journal of Applied Physics 101, 093502 (2007)
本発明の実施態様の一つとして、半導体特性に優れた半導体装置を提供することを目的とする。本発明の別の実施態様として、転位が低減された結晶を工業的に有利に形成できる方法を提供することを目的とする。
本発明者は、上記目的の少なくとも一つを達成すべく鋭意検討した結果、半導体装置の実施態様の一つとして、コランダム構造を有する酸化ガリウム結晶の結晶軸と、電流の流れる方向との関係において、電気特性が異方性を有することを知見し、半導体層と、前記半導体層の第1面側にそれぞれ配置された第1の電極と第2の電極とを少なくとも有しており、前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている半導体装置であって、前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行である半導体装置の創製に成功した。
また、本発明者は、半導体装置の別の実施態様として、コランダム構造を有する酸化ガリウム結晶の結晶軸と、電流の流れる方向との関係において、電気特性が異方性を有することを知見し、コランダム構造を有する半導体層と、前記半導体層の第1面側に配置された第1の電極と、前記第1面側の反対側である第2面側に配置された第2電極とを少なくとも有する半導体装置であって、前記第2の電極が第1の電極よりも少なくとも第1の方向に長く、前記第1面がm面であり、前記第1の方向が前記半導体層のc軸方向である半導体装置の創製に成功した。
このような半導体装置が、半導体特性、特に電気特性に優れており、上記の従来の問題の少なくとも一つを解決できるものであることを見出した。
さらに、本発明者は、上記の半導体装置に含まれる結晶の成長方法の一つとして、コランダム構造を有する結晶成長用の結晶基板であって、a軸方向よりもm軸方向に前記結晶成長に伴う転位が伸展するように凹凸部が設けられている前記結晶基板のc面上に、コランダム構造を有する結晶を結晶成長させることを含む、結晶成長方法を見出し、このような結晶成長方法が、転位の異方性を活用して、転位を低減できるものであることを知見し上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。なお、前記結晶成長方法により、結晶膜および/または結晶性酸化物半導体層(半導体層ともいう)として結晶成長させることができ、本発明の半導体装置の半導体層とすることができる。
すなわち、本発明は、以下の発明に関する。
[1]
半導体層と、前記半導体層の第1面側にそれぞれ配置された第1の電極と第2の電極とを少なくとも有しており、前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている半導体装置であって、前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行である半導体装置。
[2]
コランダム構造を有する半導体層と、前記半導体層の第1面側に配置された第1の電極と、前記第1面側の反対側である第2面側に配置された第2電極とを少なくとも有する半導体装置であって、前記第1面がm面であり、前記第2の電極が第1の電極よりも少なくとも第1の方向に長く、前記第1の方向が前記半導体層のc軸方向であることを特徴とする半導体装置。
[3]
前記半導体層が、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有する前記[1]または[2]に記載の半導体装置。
[4]
前記半導体層が、少なくともガリウムを含む金属酸化物を主成分とする前記[1]または[2]に記載の半導体装置。
[5]
前記半導体層のキャリア濃度が、1×1019/cm以下である前記[1]記載の半導体装置。
[6]
前記第1面が、c面である前記[1]記載の半導体装置。
[7]
パワーデバイスである前記[1]~[6]のいずれかに記載の半導体装置。
[8]
パワーモジュール、インバータまたはコンバータである前記[7]記載の半導体装置。
[9]
パワーカードである前記[7]記載の半導体装置。
[10]
さらに、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられている前記[8]記載の半導体装置。
[11]
前記半導体層の両側にそれぞれ放熱層が設けられており、前記放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられている前記[9]記載の半導体装置。
[12]
半導体装置を備える半導体システムであって、前記半導体装置が、前記[1]~[10]のいずれかに記載の半導体装置である半導体システム。
[13]
コランダム構造を有する結晶成長用の結晶基板であって、a軸方向よりもm軸方向に前記結晶成長に伴う転位が伸展するように凹凸部が設けられている前記結晶基板のc面上に、コランダム構造を有する結晶を結晶成長させることを含む、結晶成長方法。
[14]
結晶成長用の結晶基板を用いてコランダム構造を有する結晶を結晶成長させる方法であって、前記結晶基板の結晶成長面側に、前記結晶のm軸方向に伸展する転位を前記結晶成長の方向から移動させる凹凸部が設けられていることを特徴とする、結晶成長方法。
[15]
前記凹凸部の凸部がTiOを含むマスクであることを特徴とする、前記[13]または[14]に記載の方法。
[16]
前記凹凸部が設けられている前記結晶基板の主面がc面である、前記[14]記載の方法。
[17]
前記結晶が、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有する前記[13]~[16]のいずれかに記載の方法。
[18]
前記結晶が、少なくともガリウムを含む金属酸化物を主成分とする前記[13]~[17]のいずれかに記載の方法。
[19]
前記の結晶成長を、CVD法、MOCVD法、MOVPE法、ミストCVD法、ミスト・エピタキシー法、MBE法、HVPE法、パルス成長法およびALD法から選択される少なくとも1つの方法により行う、前記[13]~[18]のいずれかに記載の方法。
[20]
前記凹凸部が隣り合うm面の斜面を少なくとも2以上含む、前記[13]~[19]のいずれかに記載の方法。
[21]
前記凹凸部が向かい合うm面の斜面を少なくとも2以上含む、前記[13]~[20]のいずれかに記載の方法。
[22]
前記結晶成長の方向がc軸方向、a軸方向およびm軸方向を含む、前記[13]~[21]のいずれかに記載の方法。
[23]
前記結晶基板が、c面サファイア基板と、前記c面サファイア基板上に配置された酸化ガリウムを含む、前記[13]~[22]のいずれかに記載の方法。
[24]
前記凹凸部の凸部がマスク層で、凹部が、前記マスク層を貫通する複数の開口部である、前記[13]~[23]のいずれかに記載の方法。
[25]
前記複数の開口部の中心が、三角格子の頂点に位置し、前記三角格子の一辺がa軸方向に平行に配置されている、前記[24]記載の方法。
[26]
前記複数の開口部の中心が、三角格子の頂点に位置し、前記三角格子の一辺がm軸方向に平行に配置されている、前記[24]記載の方法。
[27]
前記結晶が結晶膜である、前記[13]~[26]のいずれかに記載の方法。
本発明の態様における結晶成長方法によれば、転位が低減された結晶、結晶膜および/または半導体層を工業的に有利に形成できる。また、本発明の態様における半導体装置によれば、半導体特性、特に電気特性に優れている。
本発明の実施態様において好適に用いられる成膜装置の一例として、成膜装置の概略構成図を示す。 本発明の実施態様において好適に用いられる図1とは別態様の成膜装置(ミストCVD)の概略構成図を示す。 電源システムの好適な一例を模式的に示す図である。 システム装置の好適な一例を模式的に示す図である。 電源装置の電源回路図の好適な一例を模式的に示す図である。 本発明の実施態様における半導体装置の一態様として、金属酸化膜半導体電界効果トランジスタ(MOSFET)の一例を模式的に示す図である。 本発明の実施態様における半導体装置の一態様として、模式的な上面図の一部を示す。 本発明の実施態様における半導体装置の一態様として、模式的な部分断面図であって、例えば、図7のA-A断面の一例として概略図を示す。 本発明の実施態様における半導体装置の一態様として、具体例を示す部分断面図であって、例えば、図7の具体的なA-A断面の一例として概略図を示す。 長方形状の半導体層を用いたショットキーバリアダイオード(SBD)の好適な一例を模式的に示す図であり、長手方向の断面図を示す。 長方形状の半導体層を用いた金属酸化膜半導体電界効果トランジスタ(MOSFET)の好適な一例を模式的に示す図であり、長手方向の断面図を示す。 長方形状の半導体層を用いた絶縁ゲート型バイポーラトランジスタ(IGBT)の好適な一例を模式的に示す図であり、長手方向の断面図を示す。 長方形状の半導体層を用いたジャンクションバリアショットキーダイオード(JBS)の好適な一例を模式的に示す図であり、長手方向の断面図を示す。 長方形状の半導体層を用いたジャンクションバリアショットキーダイオード(JBS)の好適な一例を模式的に示す図であり、長手方向の断面図を示す。 パワーカードの好適な一例を模式的に示す図である。 実施例1の結果を示す図である。 図16の中央部の部分拡大図を示す。 本発明の実施態様において好適に用いられるハライド気相成長(HVPE)装置を説明する図である。 本発明の実施態用の一つにおいて好適に用いられる基板の表面上に形成された凹凸部の表面を模式的に示す図である。 本発明の実施態様の一つにおいて好適に用いられる基板の表面上に形成された凹凸部の表面を模式的に示す模式図である。 本発明の実施態様の一つにおいて好適に用いられる基板の表面上に形成された凹凸部の表面を模式的に示す上面斜視図である。 図21で示される基板の凹凸部の凸部の説明図で、基板の凹凸部を横切るように切断した部分断面図を示す。 図21で示される基板の凹凸部の凹部の説明図で、基板の凹凸部を横切るように切断した部分断面図を示す。 本発明の実施例2で用いられる基板とマスクを模式的に示す斜視図である。 図24-aの平面図で、マスクの上面から下面へ貫通する複数の開口部の中心が三角格子の頂点に位置することを示す概略図である。 実施例2の結果を示すAFM(原子間力顕微鏡)像である。 図24-cで示すAFM像に、平面視でマスクの開口部のある位置を点線で示す概略説明図である。 本発明の実施例3で用いられる基板とマスクを模式的に示す斜視図である。 図25-aの平面図で、マスクの上面から下面へ貫通する複数の開口部の中心が三角格子の頂点に位置することを示す概略図である。 実施例2の結果を示すAFM(原子間力顕微鏡)像である。 図25-cで示すAFM像に、平面視でマスクの開口部のある位置を点線で示す概略説明図である。
本発明の実施態様の一つにおける半導体装置は、半導体層と、前記半導体層の第1面側にそれぞれ配置された第1の電極と第2の電極とを少なくとも有しており、前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている半導体装置であって、前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行であることを特長とする。
また、本発明の別の実施態様における半導体装置は、コランダム構造を有する半導体層と、前記半導体層の第1面側に配置された第1の電極と、前記第1面側の反対側である第2面側に配置された第2電極とを少なくとも有する半導体装置であって、前記第1面がm面であり、前記第2の電極が第1の電極よりも少なくとも第1の方向に長く、前記第1の方向が前記半導体層のc軸方向であることを特長とする。
本発明の実施態様においては、前記半導体層が、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有する。また、本発明の実施態様においては、前記半導体層が、少なくともガリウムを含む金属酸化物を主成分とするのが、高耐圧等においてより優れた半導体特性を奏することができる。なお、前記「主成分」とは、前記半導体層中の全成分に対し、前記金属酸化物が、原子比で、50%以上含まれることを意味し、好ましくは70%以上、より好ましくは90%以上含まれることを意味し、実施態様によっては100%であってもよいことを意味する。また、前記金属酸化物が少なくともガリウムを含み、さらに、インジウム、ロジウムまたはイリジウムを含むのが好ましく、前記金属酸化物が少なくともガリウムを含み、さらに、インジウムまたは/およびアルミニウムを含むのも好ましい。前記金属酸化物が少なくともガリウムを含むのが、例えばスイッチング特性等のパワーデバイスとしての特性をより優れたものとすることができるのでより好ましい。また、本発明の実施態様においては、前記第1面が、c面であるのが、電気特性をより優れたものとすることができるので好ましい。
さらに、本発明の結晶成長方法の実施態様の一例として、コランダム構造を有する結晶成長用の結晶基板であって、a軸方向よりもm軸方向に前記結晶成長に伴う転位が伸展するように凹凸部が設けられている前記結晶基板のc面上に、コランダム構造を有する結晶を結晶成長させることを含む結晶成長方法が挙げられる。また、本発明の実施態様の一例として、結晶成長用の結晶基板を用いてコランダム構造を有する結晶を結晶成長させる方法であって、前記結晶基板の結晶成長面側に、前記結晶のm軸方向に伸展する転位を前記結晶成長の方向から移動させる凹凸部が設けられていることを特徴とする結晶成長方法が挙げられる。本発明の実施態様においては、前記凹凸部の凸部がマスクであることが好ましい。また、前記マスクはTiOを含むマスクであることが好ましい。さらに、前記凹凸部が設けられている前記結晶基板の主面がc面であることが好ましい。実施態様の一例として、前記結晶が、ガリウム、インジウム、ロジウム、クロム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有することが好ましく、前記結晶が、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有することがより好ましい。なお、本発明の実施態様においては、前記結晶が、少なくともガリウムを含む金属酸化物を主成分とすることがより好ましい。また、前記の結晶成長を、CVD法、MOCVD法、MOVPE法、ミストCVD法、ミスト・エピタキシー法、MBE法、HVPE法、パルス成長法およびALD法から選択される少なくとも1つの方法により行うことが好ましい。また、本発明の別の実施態様の一例として、前記凹凸部が隣り合うm面の斜面を少なくとも2以上含むことも好ましい。この実施態様においては、前記凹凸部が向かい合うm面の斜面を少なくとも2以上含むことが好ましい。前記結晶成長の方向がc軸方向、a軸方向およびm軸方向を含めて、コランダム構造を有する結晶を結晶成長させることで、a軸方向に転位を低減した結晶を容易に得ることができる。
本発明の好適な実施態様における結晶成長方法は、半導体特性に優れた結晶を得るのに有利であり、前記結晶を半導体装置における半導体層として、好適に用いることができる。
前記半導体層は結晶性酸化物半導体層であって、結晶性酸化物半導体を含むのが好ましい。前記結晶性酸化物半導体は、前記金属酸化物を含み、上記のように、少なくともガリウムを含むのが好ましく、酸化ガリウムおよびその混晶を主成分として含むのがより好ましい。また、前記結晶性酸化物半導体の結晶構造等は特に限定されないが、本発明においては、前記結晶性酸化物半導体がコランダム構造を有する金属酸化物を主成分として含むのが好ましい。前記金属酸化物は、特に限定されないが、少なくとも周期律表第4周期~第6周期の1種または2種以上の金属を含むのが好ましく、少なくともガリウム、インジウム、ロジウムまたはイリジウムを含むのがより好ましく、ガリウムを含むのが最も好ましい。また、本発明においては、前記金属酸化物が、ガリウムと、インジウムまたは/およびアルミニウムとを含むのも好ましい。ガリウムを含む前記金属酸化物としては、例えば、α-Gaまたはその混晶などが挙げられる。このような好ましい金属酸化物を主成分として含む半導体層は、結晶性や放熱性がより優れたものとなり、半導体特性もさらに優れたものになり得る。例えば、前記金属酸化物がα-Gaである場合、前記半導体層に含まれるガリウムの原子比が、前記半導体層中の全金属成分に対し50%以上の割合で、α-Gaが前記半導体層に含まれていればそれでよい。本発明においては、前記半導体層の金属成分中のガリウムの原子比が、前記半導体層中の全金属成分に対し70%以上であることが好ましく、80%以上であるのがより好ましい。なお、前記半導体層は、単結晶であってもよいし、多結晶であってもよい。また、前記半導体層は、通常、膜状であるが、本発明の目的を阻害しない限りは特に限定されず、板状であってもよいし、シート状であってもよい。
前記半導体層には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。n型ドーパントであってもよいし、p型ドーパントであってもよい。前記nドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムまたはニオブなどが挙げられる。キャリア濃度は、適宜設定されるものであってよく、具体的には例えば、約1×1016/cm~1×1022/cmであってもよいし、また、キャリア濃度を例えば約1×1017/cm以下の低濃度にしてもよい。また、さらに、実施態様の一例として、例えば、半導体層のキャリア濃度を約1×1020/cm以上の高濃度で含有させてもよいが、本発明の実施態様においては、半導体層のキャリア濃度を低くする方が異方性をより効果的なものとし、半導体特性をより良好なものとすることができるので、例えば1×1019/cm以下とするのが好ましく、5×1018/cm以下とするのがより好ましく、1×1018/cm以下とするのが最も好ましい。
前記半導体層は例えば次の好適な成膜方法により得ることができる。例えば、第2の辺を第1の辺よりも短くした結晶基板を用いて、m軸方向を、第1の方向として、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように、ミストCVD法またはミスト・エピタキシー法によりエピタキシャル結晶成長させて前記半導体層を形成し、半導体装置を作製することにより得ることができる。
<結晶基板>
前記結晶基板は、本発明の目的を阻害しない限り特に限定されず、公知の基板であってよい。絶縁体基板であってもよいし、導電性基板であってもよいし、半導体基板であってもよい。単結晶基板であってもよいし、多結晶基板であってもよい。前記結晶基板としては、例えば、コランダム構造を有する結晶物を主成分として含む基板が挙げられる。なお、前記「主成分」とは、基板中の組成比で、前記結晶物を50%以上含むものをいい、好ましくは70%以上含むものであり、より好ましくは90%以上含むものである。前記コランダム構造を有する結晶基板としては、例えば、サファイア基板、α型酸化ガリウム基板や、GaとAlとを含みAlが0wt%より多くかつ60wt%以下であるα型の混晶体基板などが挙げられる。
本発明においては、前記結晶基板が、サファイア基板であるのが好ましい。前記サファイア基板としては、例えば、c面サファイア基板、m面サファイア基板、a面サファイア基板、r面サファイア基板などが挙げられるが、本発明の実施態様においては、c面サファイア基板やc面α-Ga基板を用いることが好ましい。また、前記サファイア基板はオフ角を有していてもよい。前記オフ角は、特に限定されず、例えば、0.01°以上であるが、好ましくは0.2°以上であり、より好ましくは0.2°~12°である。前記サファイア基板は、0.2°以上のオフ角を有するc面サファイア基板であるのも好ましい。
なお、前記結晶基板の厚さは、特に限定されないが、通常、10μm~20mmであり、より好ましくは10~1000μmである。
また、本発明においては、ELOマスクを用いて、前記半導体層において、第2の辺を第1の辺よりも短くし、第1の結晶軸方向の線熱膨張係数を第2の結晶軸方向の線熱膨張係数よりも小さく、第1の辺方向を第1の結晶軸方向と平行または略平行とし、第2の辺方向を第2の結晶軸方向と平行または略平行となりやすいように、結晶成長の方向等を制御してもよい。
前記結晶基板の好適な形状としては、例えば、三角形、四角形(例えば長方形若しくは台形等)、五角形若しくは六角形等の多角形状、U字形状、逆U字形状、L字形状またはコの字形状等が挙げられる。
なお、本発明においては、前記結晶基板上にバッファ層や応力緩和層等の他の層を設けもよい。バッファ層としては、前記結晶基板または前記半導体層の結晶構造と同一の結晶構造を有する金属酸化物からなる層などが挙げられる。また、応力緩和層としては、ELOマスク層などが挙げられる。
以下、本発明において好適に用いられる結晶基板の好ましい態様を、図面を用いて説明する。
図19は、本発明における結晶基板の結晶成長面上に設けられた凹凸部の一態様を示す。図19の凹凸部は、結晶基板401と、マスク層404とから構成されている。図20は、天頂方向から見た図19に示す凹凸部の表面を示している。図19および図20からわかるように、マスク層404は、凸部402aとして、結晶基板401の結晶成長面上に形成されており、ドット状の凹部402bがマスク層に設けられた開口部を示している。マスク層404のドット状の凹部402bは開口部で、開口部からは結晶基板401が露出しており、ドット状の凹部402bの中心が三角格子の頂点に位置するように形成されている。なお、前記ドットの円は、それぞれ一定の周期400aの間隔ごとに設けられている。周期400aは、特に限定されないが、本発明においては、1μm~1mmであるのが好ましく、5μm~300μmであるのがより好ましい。ここで、周期400aは、隣接するドットの円の端部同士の間の距離をいう。なお、マスク層404は、マスク層404の構成材料を成膜した後、フォトリソグラフィ等の公知の手段を用いて所定形状に加工することにより形成することができる。また、マスク層404の構成材料としては、例えば、Si、Ge、Ti、Zr、Hf、Ta、Sn、Al等の酸化物、窒化物または炭化物、カーボン、ダイヤモンド、金属、またはこれらの混合物等が挙げられる。本発明においては、前記マスク層404が、遷移金属の金属酸化物を含むのが好ましく、周期律表第4族金属を含むのが好ましく、酸化チタンを含むのが最も好ましい。前記マスク層404の構成材料をこのような好ましいものとすることにより、結晶性酸化物層の結晶性をより優れたものとすることができる。また、マスク層404の成膜手段は、特に限定されず、公知の手段であってよい。前記マスク層404の成膜手段としては、例えば、真空蒸着法、CVD法またはスパッタリング法等が挙げられる。本発明においては、前記マスク層404が酸化チタンを含む場合には、スパッタリング法を用いるのが、より好適にマスク層404上に多結晶酸化物を形成することができるので、好ましく、反応性スパッタリング法を用いるのがより好ましく、Oガス供給下の反応性スパッタリング法を用いるのが最も好ましい。
また、図21は本発明の結晶成長方法の実施態様の1つにおいて、用いられる基板の表面上に形成された凹凸部の表面を模式的に示す上面斜視図であり、図22は、図21で示される基板の凹凸部の凸部の説明図で、基板の凹凸部を横切るように切断した部分断面図を示す。本実施態様においては、基板401は、サファイア基板であって、基板401の表面401aに互いに平行して配置される凹凸部を有するPSS(Patterned Sapphire Substrate)であってもよい。図19、20で示される前記凹凸部とは異なり、本実施態様では、凹凸部が隣り合う斜面405および/または向き合う斜面405を少なくとも1以上含んでいればよく、本実施態様では、前記斜面405がm面であるのが好ましい。なお、図21で示す基板は、凸部402aおよび/または凹部402bの断面形状が三角形で頂角の大きさを60°に設定している。図21で示すように、凸部402aの断面が三角形状を有する尾根状とすることで、図22の矢印Bで示すように、前記斜面405に対して垂直方向(m軸方向)に、結晶成長に伴う転位を伸展させて、矢印Aで示す結晶成長方向に結晶成長に伴う転位が伸展するのを避けることができる。また、基板の凹凸部の凹部402bでは、図23の矢印Bで示すように、前記凹部402bの対向する斜面405に対して垂直方向(m軸方向)に、前記結晶成長に伴う転位を伸展させて互いに近づけて転位の対消滅を促し、a軸方向に延びる転移密度や転移領域を低減することができる。このようにして、前記結晶成長方向において、転位が低減された広範囲の結晶を得ることができる。
前記エピタキシャル結晶成長の手段は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってよい。前記エピタキシャル結晶成長手段としては、例えば、CVD法、MOCVD法、MOVPE法、ミストCVD法、ミスト・エピタキシー法、MBE法、HVPE法、パルス成長法またはALD法などが挙げられる。本発明においては、前記エピタキシャル結晶成長手段が、ミストCVD法またはミスト・エピタキシー法であるのが好ましい。
前記のミストCVD法またはミスト・エピタキシー法では、金属を含む原料溶液を霧化し(霧化工程)、液滴を浮遊させ、得られた霧化液滴をキャリアガスでもって前記結晶基板近傍まで搬送し(搬送工程)、ついで、前記霧化液滴を熱反応させること(成膜工程)により行う。
(原料溶液)
原料溶液は、成膜原料として金属を含んでおり、霧化可能であれば特に限定されず、無機材料を含んでいてもよいし、有機材料を含んでいてもよい。前記金属は、金属単体であっても、金属化合物であってもよく、本発明の目的を阻害しない限り特に限定されないが、ガリウム(Ga)、イリジウム(Ir)、インジウム(In)、ロジウム(Rh)、アルミニウム(Al)、金(Au)、銀(Ag)、白金(Pt)、銅(Cu)、鉄(Fe)、マンガン(Mn)、ニッケル(Ni)、パラジウム(Pd)、コバルト(Co)、ルテニウム(Ru)、クロム(Cr)、モリブデン(Mo)、タングステン(W)、タンタル(Ta)、亜鉛(Zn)、鉛(Pb)、レニウム(Re)、チタン(Ti)、スズ(Sn)、マグネシウム(Mg)、カルシウム(Ca)およびジルコニウム(Zr)から選ばれる1種または2種以上の金属などが挙げられるが、本発明においては、前記金属が、少なくとも周期律表第4周期~第6周期の1種または2種以上の金属を含むのが好ましく、少なくともガリウム、インジウム、ロジウムまたはイリジウムを含むのがより好ましい。また、本発明においては、前記金属が、ガリウムと、インジウムまたは/およびアルミニウムとを含むのも好ましい。このような好ましい金属を用いることにより、半導体装置等により好適に用いることができる前記半導体層を成膜することができる。
本発明においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩(例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等)、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩(例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等)などが挙げられる。
前記原料溶液の溶媒は、本発明の目的を阻害しない限り特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明においては、前記溶媒が水を含むのが好ましい。
また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合してもよい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられる。前記酸化剤としては、例えば、過酸化水素(H)、過酸化ナトリウム(Na)、過酸化バリウム(BaO)、過酸化ベンゾイル(CCO)等の過酸化物、次亜塩素酸(HClO)、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。
前記原料溶液には、ドーパントが含まれていてもよい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムもしくはニオブ等のn型ドーパントまたはp型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約1×1016/cm~1×1022/cmであってもよいし、また、ドーパントの濃度を例えば約1×1017/cm以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約1×1020/cm以上の高濃度で含有させてもよい。
(霧化工程)
前記霧化工程は、金属を含む原料溶液を調整し、前記原料溶液を霧化し、液滴を浮遊させ、霧化液滴を発生させる。前記金属の配合割合は、特に限定されないが、原料溶液全体に対して、0.0001mol/L~20mol/Lが好ましい。霧化手段は、前記原料溶液を霧化できさえすれば特に限定されず、公知の霧化手段であってよいが、本発明においては、超音波振動を用いる霧化手段であるのが好ましい。本発明で用いられるミストは、空中に浮遊するものであり、例えば、スプレーのように吹き付けるのではなく、初速度がゼロで、空間に浮かびガスとして搬送することが可能なミストであるのがより好ましい。ミストの液滴サイズは、特に限定されず、数mm程度の液滴であってもよいが、好ましくは50μm以下であり、より好ましくは1~10μmである。
(搬送工程)
前記搬送工程では、前記キャリアガスによって前記霧化液滴を前記基体へ搬送する。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、不活性ガス(例えば窒素やアルゴン等)、または還元ガス(水素ガスやフォーミングガス等)などが好適な例として挙げられる。また、キャリアガスの種類は1種類であってよいが、2種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス(例えば10倍希釈ガス等)などを、第2のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も1箇所だけでなく、2箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、1LPM以下が好ましく、0.1~1LPMがより好ましい。
(成膜工程)
成膜工程では、前記霧化液滴を反応させて、前記結晶基板上に成膜する。前記反応は、前記霧化液滴から膜が形成される反応であれば特に限定されないが、本発明においては、熱反応が好ましい。前記熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、原料溶液の溶媒の蒸発温度以上の温度で行うが、高すぎない温度以下が好ましく、650℃以下がより好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明においては、大気圧下で行われるのが蒸発温度の計算がより簡単になり、設備等も簡素化できる等の点で好ましい。また、膜厚は成膜時間を調整することにより、設定することができる。
以下、図面を用いて、本発明に好適に用いられる成膜装置19を説明する。図1の成膜装置19は、キャリアガスを供給するキャリアガス源22aと、キャリアガス源22aから送り出されるキャリアガスの流量を調節するための流量調節弁23aと、キャリアガス(希釈)を供給するキャリアガス(希釈)源22bと、キャリアガス(希釈)源22bから送り出されるキャリアガス(希釈)の流量を調節するための流量調節弁23bと、原料溶液24aが収容されるミスト発生源24と、水25aが入れられる容器25と、容器25の底面に取り付けられた超音波振動子26と、成膜室30と、ミスト発生源24から成膜室30までをつなぐ石英製の供給管27と、成膜室30内に設置されたホットプレート(ヒータ)28とを備えている。ホットプレート28上には、基板20が設置されている。
そして、図1に記載のとおり、原料溶液24aをミスト発生源24内に収容する。次に、基板20を用いて、ホットプレート28上に設置し、ホットプレート28を作動させて成膜室30内の温度を昇温させる。次に、流量調節弁23(23a、23b)を開いてキャリアガス源22(22a、22b)からキャリアガスを成膜室30内に供給し、成膜室30の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量と、キャリアガス(希釈)の流量とをそれぞれ調節する。次に、超音波振動子26を振動させ、その振動を、水25aを通じて原料溶液24aに伝播させることによって、原料溶液24aを微粒子化させて霧化液滴24bを生成する。この霧化液滴24bが、キャリアガスによって成膜室30内に導入され、基板20まで搬送され、そして、大気圧下、成膜室30内で霧化液滴24bが熱反応して、基板20上に膜(半導体層)が形成される。
また、図2に示す成膜装置として、ミストCVD装置19を用いるのも好ましい。図2のミストCVD装置19は、基板20を載置するサセプタ21と、キャリアガスを供給するキャリアガス供給手段22aと、キャリアガス供給手段22aから送り出されるキャリアガスの流量を調節するための流量調節弁23aと、キャリアガス(希釈)を供給するキャリアガス(希釈)供給手段22bと、キャリアガス(希釈)供給手段22bから送り出されるキャリアガスの流量を調節するための流量調節弁23bと、原料溶液24aが収容されるミスト発生源24と、水25aが入れられる容器25と、容器25の底面に取り付けられた超音波振動子26と、内径40mmの石英管からなる供給管27と、供給管27の周辺部に設置されたヒータ28と、熱反応後のミスト、液滴および排気ガスを排出する排気口29とを備えている。サセプタ21は、石英からなり、基板20を載置する面が水平面から傾斜している。成膜室となる供給管27とサセプタ21をどちらも石英で作製することにより、基板20上に形成される膜内に装置由来の不純物が混入することを抑制している。このミストCVD装置19は、前記の成膜装置19と同様に扱うことができる。
前記の好適な成膜装置を用いれば、前記結晶基板の結晶成長面上に、より容易に前記半導体層を形成することができる。なお、前記半導体層は、通常、エピタキシャル結晶成長により形成される。
前記半導体層は半導体装置、特にパワーデバイスに有用である。前記半導体層を用いて形成される半導体装置としては、MISやHEMT等のトランジスタやTFT、半導体‐金属接合を利用したショットキーバリアダイオード、JBS、他のP層と組み合わせたPN又はPINダイオード、受発光素子などが挙げられる。本発明においては、前記結晶性酸化物半導体を成長させて半導体層とし、所望により前記結晶基板と剥離等して、半導体層(膜)として半導体装置に用いることができる。前記半導体層は、例えば、前記結晶基板よりも熱伝導性の高い基板上に配置して用いることもできる。
また、前記半導体装置は、電極が半導体層の片面側に形成された横型の素子(横型デバイス)に用いることが好ましい。前記半導体装置の好適な例としては、例えば、ショットキーバリアダイオード(SBD)、ジャンクションバリアショットキーダイオード(JBS)、金属半導体電界効果トランジスタ(MESFET)、高電子移動度トランジスタ(HEMT)、金属酸化膜半導体電界効果トランジスタ(MOSFET)、静電誘導トランジスタ(SIT)、接合電界効果トランジスタ(JFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)または発光ダイオード(LED)などが挙げられる。
以下、本発明の実施態様における半導体層をn型半導体層(n+型半導体層やn-半導体層等)に適用した場合の前記半導体装置の好適な例を、図面を用いて説明するが、本発明は、これらの例に限定されるものではない。
本発明の実施態様における半導体装置の一例として、半導体装置が横型のMOSFETの場合の一例を図6に示す。本発明の実施態様における半導体装置100は、少なくとも1つの半導体層(例えば131a)と、前記半導体装置100の第1面側100a、すなわち前記半導体層の第1面側にそれぞれ配置された第1の電極(例えば135b)と第2の電極(例えば135c)とを少なくとも有している。前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている。前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行である。ここで、「前記半導体層のm軸方向が前記第1の方向に平行である」とは、前記第1の電極から前記第2の電極へと向かう第1の方向が前記半導体層のm軸方向と平行であることをいい、m軸方向に対して5°以内の角度範囲の方向も含む。また、第1の電極135bから第2の電極135cへと電流の流れる方向をm軸方向に平行とすることができるので、m軸方向に伸展する転位がある場合でも、電流の流れを阻害しにくい半導体装置を得ることができる。なお、本発明の実施態様においては、前記半導体層の第1面がc面であるのが好ましく、このような好ましい態様によれば、前記半導体装置100の電気特性をより良好なものとすることができる。なお、図6のMOSFETは、詳細には、n-型半導体層131a、第1のn+型半導体層131b、第2のn+型半導体層131c、ゲート絶縁膜134、ゲート電極135a、ソース電極135b、ドレイン電極135c、緩衝層138および半絶縁体層139を備えている。また、例えば、図6に示すように、n+型半導体層をn-型半導体層に埋め込むことで、他の横型のMOSFETに比べ、より良好に電流を流すことができる。
電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化レニウム、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ-ルなどの有機導電性化合物、またはこれらの混合物並びに積層体などが挙げられる。
電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的には、例えば、前記金属のうち2種類の第1の金属と第2の金属とを用いて電極を形成する場合、第1の金属からなる層と第2の金属からなる層を積層させ、第1の金属からなる層および第2の金属からなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
図7は、本発明の実施態様における半導体装置の一例として、主要部を説明するために模式的な上面図の一部を示しているが、半導体装置の電極の数、形状、および配置については、適宜選択可能である。
図8は、本発明の実施態様における半導体装置の一例として、主要部を説明するための部分断面図であって、例えば、図7のA-A断面を示す。本発明の実施態様における半導体装置200は、少なくとも1つの半導体層(例えば2)と、前記半導体装置200の第1面側200a、すなわち前記半導体層2の第1面側にそれぞれ配置された第1の電極(例えば5b)と第2の電極(例えば5c)とを少なくとも有している。前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている。前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向である。なお、本発明の実施態様においては、前記半導体層の第1面がc面であるのが好ましく、このような好ましい態様によれば、前記半導体装置の電気特性をより良好なものとすることができる。半導体装置200は、少なくとも酸化ガリウムを含有する結晶を含む酸化物半導体膜を前記半導体層2として有している。前記半導体層2は反転チャネル領域2aを含んでいる。前記結晶が、酸化ガリウムを主成分として含んでおり、前記結晶が混晶であってもよい。前記半導体装置200は、反転チャネル領域2aに接触する位置に、酸化膜2bを有している。
図9は、本発明の実施態様における半導体装置の一例として、具体例を説明するための概略断面図であって、例えば、図7の具体的なA-A断面の一例を示す。本発明の実施態様における半導体装置300は、少なくとも1つの半導体層(例えば2)と、前記半導体層2の第1面側にそれぞれ配置された第1の電極(例えば5b)と第2の電極(例えば5c)とを少なくとも有している。前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている。前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行である。なお、本発明の実施態様においては、前記半導体層の第1面がc面であるのが好ましく、このような好ましい態様によれば、前記半導体装置の電気特性をより良好なものとすることができる。
半導体装置300は、少なくとも酸化ガリウムを含有する結晶を含む酸化物半導体膜を半導体層2として有しており、前記半導体層2は反転チャネル領域2aを含んでいる。前記結晶はコランダム構造を有している。さらに、半導体装置300は、第1の半導体領域1aと第2の半導体領域1bとを有している。本実施態様では、図9で示すように、反転チャネル領域2aが、平面視で、第1の半導体領域1aと第2の半導体領域1bとの間に位置している。半導体装置300に電圧を印加すると、前記半導体層2の反転チャネル領域が反転することで、第1の半導体領域1aと第2の半導体領域1bとが通電する。また、本実施態様において、第1の半導体領域1aと第2の半導体領域1bとは、前記半導体層2内に位置しており、第1の半導体領域1aの上面と、第2の半導体領域1bの上面と、反転チャネル領域2aの上面とが面一になるように、前記半導体層2内に配置されている。半導体装置300の第1面側300a、すなわち前記半導体層2の第1面側(図では上面側)において、第1の半導体領域1aと、反転チャネル領域2aとを含む酸化物半導体膜である前記半導体層2と、第2の半導体領域1bとが、平坦面を構成することで、電極の配置を含めた設計が容易となり、半導体装置の薄型化にもつながる。なお、以下に示すように、半導体層2として酸化物半導体膜が、反転チャネル領域2a2に接触して設けられる酸化膜2bを有する場合には、第1の半導体領域1aと、反転チャネル領域2aを含む半導体層2としての酸化物半導体膜と、第2の半導体領域1bとが平坦面を有する場合に含まれる。第1の半導体領域1aと第2の半導体領域1bは、前記半導体層2に埋め込まれていてもよいし、イオン注入により前記半導体層2内に配置してもよい。また、本実施態様における前記半導体層2はp型半導体膜であり、第1の半導体領域1aと第2の半導体領域1bはn型である。前記半導体層2がp型ドーパントを含んでいてもよい。さらに、半導体装置300は、反転チャネル領域2a上に配置される酸化膜2bを有していてもよい。本発明の実施態様において、酸化膜2bが、コランダム構造が属する三方晶系に属する結晶構造を有しているのも好ましい。酸化膜2bは、周期律表第15族の元素の少なくとも1つを含んでおり、リンを含むのが好ましい。また、別の実施態様として、酸化膜2bは、さらに周期律表第13族の元素の少なくとも1つを含んでいてもよく、半導体装置300は、第1の半導体領域1aと電気的に接続される第1の電極5bと、第2の半導体領域1bと電気的に接続される第2の電極5cとを有している。さらに、半導体装置300は、第1の電極5bと第2の電極5cの間で、反転チャネル領域2aから絶縁膜4aによって離間された第3の電極5aを有している。また、図面で示すように、第1の電極5bと、第2の電極5cと、第3の電極5aとが、半導体装置300の第1面側300a、すなわち前記半導体層2の第1面側に配置されている。詳細には、半導体装置300は、反転チャネル領域2a上の酸化膜2bの上に配置された絶縁膜4aを有し、第3の電極5aは絶縁膜4a上に配置されている。また、半導体装置300において、第1の電極5bと第1の半導体領域1aとは電気的に接続されているが、第1の電極5bと第1の半導体領域1aとの間に部分的に位置する絶縁膜4bを有していてもよい。また、第2の電極5cと第2の半導体領域1bとは電気的に接続されているが、第2の電極5cと第2の半導体領域1bとの間にも部分的に位置する絶縁膜4bを有していてもよい。さらに、半導体装置300は、半導体装置300の第2面側300b、すなわち前記半導体層2の第2面側(図では下面側)に、別の層を有していてもよく、図9で示すように、基板9を有していてもよい。また、図7で示すように、前記第1の半導体領域1aが、平面視で、第1の電極5bとオーバーラップする部分と、第3の電極5aとにオーバーラップする部分とを有している。また、第2の半導体領域1bが、平面視で、第2の電極5cとオーバーラップする部分と、第3の電極5aとにオーバーラップする部分とを有している。本実施態様において、第3の電極5aに、第1の電極5bに対して正の電圧が印加されると、半導体層2の反転チャネル領域2aがp型からn型に反転してn型のチャネル層が形成されて、第1の半導体領域1aと第2の半導体領域1bとが導通し、電子がソース電極からドレイン電極に流れる。また、第3の電極5aの電圧をゼロにすることにより、反転チャネル領域に2aにチャネル層ができなくなり、ターンオフとなる。本実施態様において、例えば、第1の電極5bがソース電極、第2の電極5cがドレイン電極、第3の電極5aがゲート電極であってもよい。この場合、絶縁膜4aはゲート絶縁膜であり、絶縁膜4bはフィールド絶縁膜である。
図10は、本発明の実施態様に係る半導体装置120として、ショットキーバリアダイオード(SBD)の一例を示している。前記半導体装置120は、半導体層121の第1面側120aに配置された第1の電極125aと、前記第1面側120aの反対側である第2面側120bに配置された第2の電極125bとを有している。本実施態様においては、前記半導体層121が、第1の半導体層121aとしてn-型半導体層と、前記第1の半導体層121aに接触して配置された第2の半導体層121bとしてn+型半導体層とを含んでいる。前記第1の半導体層121a上に配置された第1の電極121aはショットキー電極125aである。また、前記第2の半導体層121b上に配置された第2の電極はオーミック電極125bである。本実施態様においては、前記第1面がm面であり、前記第2の電極が第1の電極よりも少なくとも第1の方向に長く、前記第1の方向が前記半導体層のc軸方向である。また、第1の電極121aから第2の電極125bへと電流の流れる方向をm軸方向に平行とすることができるので、m軸方向に伸展する転位がある場合でも、電流の流れを阻害しにくい半導体装置を得ることができる。
ショットキー電極およびオーミック電極の材料は、公知の電極材料であってもよく、前記電極材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化レニウム、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ-ルなどの有機導電性化合物、またはこれらの混合物並びに積層体などが挙げられる。
ショットキー電極およびオーミック電極の形成は、例えば、真空蒸着法またはスパッタリング法などの公知の手段により行うことができる。より具体的に例えば、前記金属のうち2種類の第1の金属と第2の金属とを用いてショットキー電極を形成する場合、第1の金属からなる層と第2の金属からなる層を積層させ、第1の金属からなる層および第2の金属からなる層に対して、フォトリソグラフィの手法を利用したパターニングを施すことにより行うことができる。
図10のSBDに逆バイアスが印加された場合には、空乏層(図示せず)がn-型半導体層121aの中に広がるため、高耐圧のSBDとなる。また、順バイアスが印加された場合には、オーミック電極125bからショットキー電極125aへ電子が流れる。このようにして前記半導体構造を用いたSBDは、高耐圧・大電流用に優れており、スイッチング速度も速く、耐圧性・信頼性にも優れている。
(MOSFET)
図11は、本発明の実施態様に係る半導体装置140としてMOSFETを示す。前記半導体装置140は、半導体層(半導体膜ともいう)141の第1面側140a反対側である第2面側140bに配置された第2の電極145cとを有している。図11のMOSFETは、トレンチ型のMOSFETである。本実施態様においては、前記半導体層141が積層された複数の層を有している。前記半導体装置140は、第1の電極145bとしてソース電極、第2の電極145cとしてドレイン電極、第3の電極145aとしてゲート電極を備えている。
図11の下方から説明すると、ドレイン電極145c上には、例えば厚さ100nm~100μmのn+型半導体層141bが形成されており、前記n+型半導体層141b上には、例えば厚さ100nm~100μmのn-型半導体層141aが形成されている。そして、さらに、前記n-型半導体層141a上には、n+型半導体層141cが形成されており、前記n+型半導体層141c上には、ソース電極145bが形成されている。
前記半導体層141が少なくとも一つのトレンチ143を有し、前記少なくとも一つのトレンチ143の深さ方向が前記半導体層のm軸に平行な方向である。本発明の実施態様においては、前記半導体層141が複数の半導体層を有しており、前記トレンチ143が複数配置されている。前記半導体層141は、第1の半導体層141aとして前記n-型半導体層と、前記第1の半導体層141aの第2面側に接触して配置される第2の半導体層141bとして前記n+型半導体層と、前記第1の半導体層141aの第1面に接触して配置される、第3の半導体層141cとしての前記n+型半導体層と、を有している。本実施態様においては、前記トレンチ143は、前記第3の半導体層(n+半導体層)141cを貫通し、前記第1の半導体層(n-型半導体層)141aの途中まで達する深さの複数のトレンチ143が形成されている。前記トレンチ143内には、例えば、10nm~1μmの厚みのゲート絶縁膜144を介してゲート電極145aが埋め込み形成されている。
図11のMOSFETのオン状態では、前記ソース電極145bと前記ドレイン電極145cとの間に電圧を印可し、前記ゲート電極145aに前記ソース電極145bに対して正の電圧を与えると、前記n-型半導体層141aの側面にチャネル層が形成され、電子が前記n-型半導体層141aに注入され、ターンオンする。オフ状態は、前記ゲート電極の電圧を0Vにすることにより、チャネル層ができなくなり、n-型半導体層141aが空乏層で満たされた状態になり、ターンオフとなる。
(IGBT)
図12は、本発明の実施態様に係る半導体装置150として、絶縁ゲート型バイポーラトランジスタ(IGBT)の好適な一例を示す。半導体装置150は半導体層153(半導体膜ともいう)を有している。前記半導体装置150は、半導体層(半導体膜ともいう)153の第1面側150aに配置された第1の電極155bと、第3の電極155aと、前記第1面側150aの反対側である第2面側150bに配置された第2の電極155cとを有している。前記半導体層153は、少なくとも一つのトレンチ156を有し、前記少なくとも一つのトレンチ156の深さ方向が前記半導体層のm軸に平行な方向である。本発明の実施態様においては、前記半導体層153が複数の半導体層を有しており、前記トレンチ156が複数配置されている。第1の半導体層151aとして、n-型半導体層、前記第1の半導体層(本実施態様では、n-型半導体層)151aの第1面側から第2面側に向かう途中までの深さを有するトレンチ156が配置されており、前記トレンチ156内にp型半導体領域152aが配置され、前記p型半導体領域152a内に、n+型半導体領域151bが配置されている。半導体装置150は、さらに、前記第1の半導体層151aの第2面側に、前記第1の半導体層151aと接触して配置される第2の半導体層151(本実施態様では、n型半導体層151)と、前記第2の半導体層151の第2面に接触して配置される第3の半導体層152b(本実施態様ではp型半導体層)を有している。本実施態様において、前記半導体層153の第1面側150aに、ゲート絶縁膜154が配置され、前記ゲート絶縁膜154上にゲート電極155aが配置され、前記半導体層153の第1面側150aで、前記p型半導体領域152上に配置されたエミッタ電極155bと、前記半導体層153の第2面側150bに位置するp型半導体層152bに接触して配置された第2の電極155cとしてコレクタ電極を有している。
図13は、本発明の実施態様に係る半導体装置160として、ジャンクションバリアショットキーダイオード(JBS)を示す。半導体装置160は半導体層163(半導体膜ともいう)を有している。前記半導体装置160は、半導体層163の第1面側160aに配置された第1の電極162と、前記半導体層163の第1面側160aの反対側の第2面側160bに配置された第2の電極164とを有している。前記半導体層163は、少なくとも一つのトレンチ166を有し、前記少なくとも一つのトレンチ166の深さ方向が前記半導体層のm軸に平行な方向である。本発明の実施態様においては、前記半導体層163が複数の半導体層を含んでいてもよい。また、前記トレンチ166が複数配置されていてもよい。本発明の好適な実施態様の一つである図13の半導体装置は、半導体層163と、前記半導体層163上に設けられておりかつ前記半導体層163との間にショットキーバリアを形成可能なバリア電極162と、バリア電極162(第1の電極)と半導体層163との間に設けられておりかつ前記半導体層163との間にバリア電極162のショットキーバリアのバリアハイトよりも大きなバリアハイトのショットキーバリアを形成可能なバリアハイト調整領域161とを含んでいる。なお、バリアハイト調整領域161は半導体層163に形成されたトレンチ166に埋め込まれている。本実施態様においては、バリアハイト調整領域161が一定間隔ごとに設けられているのが好ましく、前記バリア電極162の両端と前記半導体層163との間に、前記バリアハイト調整領域161がそれぞれ設けられているのがより好ましい。このような好ましい態様により、熱安定性および密着性により優れ、リーク電流がより軽減され、さらに、より耐圧等の半導体特性に優れるようにJBSが構成されている。なお、図13の半導体装置は、半導体層163上に配置されたオーミック電極164(第2の電極)を備えている。
図13の半導体装置の各層の形成手段は、本発明の目的を阻害しない限り特に限定されず、公知の手段であってよい。例えば、真空蒸着法やCVD法、スパッタ法、各種コーティング技術等により成膜した後、フォトリソグラフィ法によりパターニングする手段、または印刷技術などを用いて直接パターニングを行う手段などが挙げられる。
図14は、本発明の実施態様に係る半導体装置167として、ジャンクションバリアショットキーダイオード(JBS)を示す。半導体装置167は半導体層163(半導体膜ともいう)を有している。前記半導体装置167は、半導体層163の第1面側160aに配置された第1の電極162と、前記半導体層163の第1面側160aの反対側の第2面側160bに配置された第2の電極164とを有している。前記半導体層163は、少なくとも一つのトレンチ161を有し、前記少なくとも一つのトレンチ161の深さ方向が前記半導体層163のm軸に平行な方向である。本発明の実施態様においては、前記半導体層163が複数の半導体層を有していてもよい。また、前記トレンチ161が複数配置されている。図14の半導体装置は、図13の半導体装置とは、バリア電極の外周辺部にガードリング165が設けられている点において異なる。このように構成することによって、より耐圧等の半導体特性に優れた半導体装置を得ることができる。なお、本発明においては、ガードリング165の一部を前記半導体層163の第1面にそれぞれ埋め込むことにより、耐圧をより効果的により良好なものとすることができる。またさらに、ガードリングにバリアハイトの高い金属を用いることにより、バリア電極の形成とあわせてガードリングを工業的有利に設けることができ、半導体領域にあまり影響を与えることなく、オン抵抗も悪化させずに形成することができる。
前記ガードリングには、通常、バリアハイトの高い材料が用いられる。前記ガードリングに用いられる材料としては、例えば、バリアハイトが1eV以上の導電性材料などが挙げられ、前記電極材料と同じものであってもよい。本発明においては、前記ガードリングに用いられる材料が、耐圧構造の設計自由度が高く、ガードリングを多く設けることもでき、柔軟に耐圧をより良好なものとすることができるので、前記金属であるのが好ましい。また、ガードリングの形状としては、特に限定されず、例えば、ロの字形状、円状、コ字形状、L字形状または帯状などが挙げられる。ガードリングの本数も特に限定されないが、好ましくは3本以上、より好ましくは6本以上である。
酸化ガリウムを含有する結晶を含む酸化物半導体膜および/またはコランダム構造を有する結晶を含む酸化物半導体膜は、エピタキシャル結晶成長の方法を用いて成膜することにより得ることができる。前記エピタキシャル結晶成長の方法は、本発明の目的を阻害しない限り、特に限定されず、公知の手段であってよい。前記エピタキシャル結晶成長の方法としては、例えば、CVD法、MOCVD(Metal Organic Chemical Vapor)法、MOVPE(Metalorganic Vapor-phase epitaxy)法、ミストCVD法、ミスト・エピタキシー法、MBE(Molecular Beam Epitaxy)法、HVPE(Hydride Vapor Phase Epitaxy)法またはパルス成長法などが挙げられる。本発明の実施態様においては、前記エピタキシャル結晶成長により酸化物半導体膜を形成する場合、ミストCVD法またはミスト・エピタキシー法を用いるのが好ましい。
第1の電極、第2の電極および/または第3の電極の材料としては、例えば、Al、Mo、Co、Zr、Sn、Nb、Fe、Cr、Ta、Ti、Au、Pt、V、Mn、Ni、Cu、Hf、W、Ir、Zn、In、Pd、NdもしくはAg等の金属またはこれらの合金、酸化錫、酸化亜鉛、酸化レニウム、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン又はポリピロ-ルなどの有機導電性化合物、またはこれらの混合物などが挙げられる。電極の製膜法は特に限定されることはなく、印刷方式、スプレー法、コ-ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ-ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。
本発明の実施態様における半導体装置は、上記した事項に加え、さらに公知の方法を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、常法により、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図3は、複数の前記電源装置171、172と制御回路173を用いて電源システム170を構成している。前記電源システムは、図4に示すように、電子回路181と電源システム182とを組み合わせてシステム装置180に用いることができる。なお、電源装置の電源回路図の一例を図5に示す。図5は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ192(MOSFETA~Dで構成)によりDC電圧を高周波でスイッチングしACへ変換後、トランス193で絶縁及び変圧を実施し、整流MOSFET194で整流後、DCL195(平滑用コイルL1,L2)とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器197で出力電圧を基準電圧と比較し、所望の出力電圧となるようPWM制御回路196でインバータ192及び整流MOSFET194を制御する。
本発明においては前記半導体装置が、パワーカードであるのが好ましく、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられているのがより好ましく、前記半導体層の両側にそれぞれ放熱層が設けられており、放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられているのが最も好ましい。図15は、本発明の好適な実施態様の一つであるパワーカードを示す。図15のパワーカードは、両面冷却型パワーカード201となっており、冷媒チューブ202、スペーサ203、絶縁板(絶縁スペーサ)208、封止樹脂部209、半導体チップ301a、金属伝熱板(突出端子部)302b、ヒートシンク及び電極303、金属伝熱板(突出端子部)303b、はんだ層304、制御電極端子305、ボンディングワイヤ308を備える。冷媒チューブ202の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁221で区画された流路222を多数有している。このような好適なパワーカードによればより高い放熱性を実現することができ、より高い信頼性を満たすことができる。
半導体チップ301aは、金属伝熱板302bの内側の主面上にはんだ層104で接合され、半導体チップ301aの残余の主面には、金属伝熱板(突出端子部)302bがはんだ層304で接合され、これによりIGBTのコレクタ電極面及びエミッタ電極面にフライホイルダイオードのアノード電極面及びカソード電極面がいわゆる逆並列に接続されている。金属伝熱板(突出端子部)302bおよび303bの材料としては、例えば、MoまたはW等が挙げられる。金属電熱板(突出端子部)302および303bは、半導体チップ101a、101bの厚さの差を吸収する厚さの差をもち、これにより金属伝熱板102の外表面は平面となっている。
樹脂封止部209は例えばエポキシ樹脂からなり、これら金属伝熱板302bおよび303bの側面を覆ってモールドされており、半導体チップ301aは樹脂封止部209でモールドされている。但し、金属伝熱板302bおよび303bの外主面すなわち接触受熱面は完全に露出している。金属伝熱板(突出端子部)302bおよび303bは樹脂封止部209から図15中、右方に突出し、いわゆるリードフレーム端子である制御電極端子305は、例えばIGBTが形成された半導体チップ301aのゲート(制御)電極面と制御電極端子305とを接続している。
絶縁スペーサである絶縁板208は、例えば、窒化アルミニウムフィルムで構成されているが、他の絶縁フィルムであってもよい。絶縁板208は金属伝熱板302bおよび303bを完全に覆って密着しているが、絶縁板208と金属伝熱板302bおよび303bとは、単に接触するだけでもよいし、シリコングリスなどの良熱伝熱材を塗布してもよいし、それらを種々の方法で接合させてもよい。また、セラミック溶射などで絶縁層を形成してもよく、絶縁板208を金属伝熱板上に接合してもよく、冷媒チューブ上に接合または形成してもよい。
冷媒チューブ202は、アルミニウム合金を引き抜き成形法あるいは押し出し成形法で成形された板材を必要な長さに切断して作製されている。冷媒チューブ202の厚さ方向断面は、互いに所定間隔を隔てて流路方向に延在する多数の隔壁221で区画された流路222を多数有している。スペーサ203は、例えば、はんだ合金などの軟質の金属板であってよいが、金属伝熱板302bおよび303bの接触面に塗布等によって形成したフィルム(膜)としてもよい。この軟質のスペーサ3の表面は、容易に変形して、絶縁板208の微小凹凸や反り、冷媒チューブ202の微小凹凸や反りになじんで熱抵抗を低減する。なお、スペーサ203の表面等に公知の良熱伝導性グリスなどを塗布してもよく、スペーサ203を省略してもよい。
(実施例1)
1.ELOマスクの形成
基板として、表面にα―Ga層が形成されたサファイア基板(c面、オフ角0.25°)を用いて、基板上にスパッタリング法を用いて酸化チタンからなるマスク層を形成し、ついで、フォトリソグラフィ法を用いて、形成したマスク層を所定形状のマスクに加工した。なお、具体的には、スパッタリング法により、OガスとArガスを流しながら酸化チタン(TiO)のマスク層(厚さ50nm)を形成した。また、フォトリソグラフィ法を用いて、複数の開口部(ドット状の開口部)(直径:3μm)を形成した。複数の開口部は、各開口部の中心から、最近接の開口部の中心までの距離が25μmとなるように、また、開口部の中心が三角格子(本実施例においては正三角形の三角格子)の頂点に位置して基板上に配列されるようにマスク層を加工した。
2.結晶の形成
2-1.HVPE装置
図18を用いて、本実施例で用いたハライド気相成長(HVPE)装置50を説明する。HVPE装置50は、反応室51と、金属源57を加熱するヒータ52aおよび基板ホルダ56に固定されている基板を加熱するヒータ52bとを備え、さらに、反応室51内に、酸素含有原料ガス供給管55bと、反応性ガス供給管54bと、基板を設置する基板ホルダ56とを備えている。そして、反応性ガス供給管54b内には、金属含有原料ガス(金属ハロゲン化物ガス)供給管53bが備えられており、二重管構造を形成している。なお、酸素含有原料ガス供給管55bは、酸素含有原料ガス供給源55aと接続されており、酸素含有原料ガス供給源55aから酸素含有原料ガス供給管55bを介して、酸素含有原料ガスが基板ホルダ56に固定されている基板に供給可能なように、酸素含有原料ガスの流路を構成している。また、反応性ガス供給管54bは、反応性ガス供給源54aと接続されており、反応性ガス供給源54aから反応性ガス供給管54bを介して、反応性ガスが基板ホルダ56に固定されている基板に供給可能なように、反応性ガスの流路を構成している。金属含有原料ガス供給管53bは、ハロゲン含有原料ガス供給源53aと接続されており、ハロゲン含有原料ガスが金属源に供給されて金属含有原料ガスとなり金属含有原料ガスが基板ホルダ56に固定されている基板に供給される。反応室51には、使用済みのガスを排気するガス排出部59が設けられており、さらに、反応室51の内壁には、反応物が析出するのを防ぐ保護シート58が備え付けられている。
2-2.成膜準備
金属含有原料ガス供給管53b内部にガリウム(Ga)金属源57(純度99.99999%以上)を配置し、反応室51内の基板ホルダ56上に、基板として、上記1.で得られたマスク層付きのサファイア基板を設置した。その後、ヒータ52aおよび52bを作動させて反応室51内の温度を570℃(Ga金属源付近)および540℃(基板ホルダ付近)にまで昇温させた。
2-3.成膜
金属原料含有ガス供給管53b内部に配置したガリウム(Ga)金属57に、ハロゲン含有原料ガス供給源53aから、塩化水素(HCl)ガス(純度99.999%以上)を供給した。Ga金属と塩化水素(HCl)ガスとの化学反応によって、塩化ガリウム(GaCl/GaCl)を生成した。得られた塩化ガリウム(GaCl/GaCl)と、酸素含有原料ガス供給源55aから供給されるOガス(純度99.99995%以上)を、反応性ガス供給管54bを通して、前記基板上に供給した。そして、HClガスの流通下で、塩化ガリウム(GaCl/GaCl)およびOガスを基板上で大気圧下、540℃にて反応させ、基板上に成膜した。ここで、ハロゲン含有原料ガス供給源53aから供給されるHClガスの流量を10sccm、反応性ガス供給源54aから供給されるHClガスの流量を10sccm、酸素含有原料ガス供給源55aから供給されるOガスの流量を100sccmに、それぞれ維持した。
2-4.評価
上記2-3.にて得られた積層構造体につき、表面研磨及び洗浄後にAFM(Atomic Force Microscope)観察を行った。結果を図16に示す。また図16の中央部の部分拡大図を図17に示す。図16及び図17から明らかなように、a軸方向には転位が伸展しておらず、m軸方向に転位が伸展している異方性が確認された。さらに、m軸方向に転位が伸展するためc軸方向の転位も低減されることが分かった。
(実施例2)
1.ELOマスクの形成
基板として、表面にα―Ga層が形成されたサファイア基板(c面、オフ角0.25°)を用いて、実施例1と同様にマスク層(厚さ50nm)を形成した。なお、実施例2では、複数の開口部(ドット状の開口部)(直径:3μm)を形成した。複数の開口部は、各開口部の中心から、最近接の開口部の中心までの距離が10μmとなるように、また、開口部の中心が三角格子(本実施例においては正三角形の三角格子)の頂点に位置して基板上に配列されるようにマスク層を加工した。
図24-bで示すように、本実施例においては、マスク層に設けた複数の開口部の中心が三角格子(本実施例においては正三角形の三角格子)の頂点に位置し、図24-bに示すように、前記三角格子の三角形の一辺がa軸方向に平行になるように配列された。上記のようにマスクの開口部の中心を正三角形の三角格子の頂点に配置させて、また、前記三角格子の三角形の一辺を軸方向に平行に配列することにより、転位の低減された領域の形状や大きさを制御することができた。
2.結晶の形成
上記実施例1の2-1.~2-3.と同様にして結晶を成長させて会合させ、積層構造体を得た。
2-4.評価
得られた積層構造体につき、表面研磨及び洗浄後にAFM(Atomic Force Microscope)観察を行った。結果を図24-cに示す。また、図24-cで示すAFM像に、平面視でマスクの開口部のある位置を点線で示す説明図を図-dに示す。図24-c及び図24-dから明らかなように、a軸方向には転位が伸展しておらず、m軸方向に転位が伸展している異方性が確認された。図24-dに示すように、ひし形の頂点付近の領域にくらべて、ひし形の内側領域で転位が低減されていることが分かる。前記ひし形の対角線の長辺がa軸方向と一致する。さらに、m軸方向に転位が伸展するため結晶の成長に伴ってc軸方向の転位も低減されることが分かった。
(実施例3)
1.ELOマスクの形成
基板として、表面にα―Ga層が形成されたサファイア基板(c面、オフ角0.25°)を用いて、基板上にスパッタリング法を用いて、実施例1および2と同様にマスク層(厚さ50nm)を形成した。なお、実施例3では、複数の開口部(ドット状の開口部)(直径:3μm)を形成した。複数の開口部は、各開口部の中心から、最近接の開口部の中心までの距離が10μmとなるように、また、開口部の中心が三角格子(本実施例においては正三角形の三角格子)の頂点に位置して基板上に配列されるようにマスク層を加工した。また、本実施例においては、マスク層に設けた複数の開口部の中心が三角格子の頂点に位置し、図25-bに示すように、前記三角格子の三角形の一辺がm軸方向に平行になるように配列された。
2.結晶の形成
上記実施例1の2-1.~2-3.と同様にして結晶を成長させて会合させ、積層構造体を得た。
2-4.評価
得られた積層構造体につき、表面研磨及び洗浄後にAFM(Atomic Force Microscope)観察を行った。結果を図25-cに示す。また、図25-cで示すAFM像に、平面視でマスクの開口部のある位置を点線で示す説明図を図20-dに示す。図25-c及び図25-dから明らかなように、a軸方向には転位が伸展しておらず、m軸方向に転位が伸展している異方性が確認された。図25-dに示すように転位の低減された三角形の領域(Triangular areas)が得られる。前記三角形の頂点は、マスク層の開口部の中心と平面視で重なっており、前記三角形の頂点付近の領域に比べて、三角形の内側領域で転位が低減されていることが分かる。さらに、m軸方向に転位が伸展するためc軸方向の転位も低減されることが分かった。上記のようにマスクのドット状の開口部を三角格子の正三角形の頂点に配置したり、前記正三角形の一辺を軸方向に平行に配列することにより、結晶の転位が低減された領域の形状や大きさを制御することができた。
本発明の実施態様によれば、a軸方向を中心に転位の低減された領域を有する酸化ガリウムの半導体結晶を得ることができる。このようにして、転位が低減された広範囲の半導体結晶を得ることができる。
本発明の実施態様における半導体装置は、半導体(例えば化合物半導体電子デバイス等)、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、特に、パワーデバイス等に有用である。
1a 第1の半導体領域
1b 第2の半導体領域
2 半導体層
2a 反転チャネル領域
2b 酸化膜
4a 絶縁膜
4b 絶縁膜
5a 第3の電極
5b 第1の電極
5c 第2の電極
9 基板
19 成膜装置
20 基板
21 サセプタ
22a キャリアガス供給源
22b キャリアガス(希釈)供給源
23a キャリアガスの流量調節弁
23b キャリアガス(希釈)の流量調節弁
24 ミスト発生源
24a 原料溶液
24b 霧化液滴
25 容器
25a 水
26 超音波振動子
27 供給管
28 ホットプレート(ヒータ)
29 排気口
30 成膜室
50 ハライド気相成長(HVPE)装置
51 反応室
52a ヒータ
52b ヒータ
53a ハロゲン含有原料ガス供給源
53b 金属含有原料ガス(金属ハロゲン化物ガス)供給管
54a 反応性ガス供給源
54b 反応性ガス供給管
55a 酸素含有原料ガス供給源
55b 酸素含有原料ガス供給管
56 基板ホルダ
57 金属源
58 保護シート
59 ガス排出部
70 基板(結晶基板)
71 サファイア基板
72 酸化ガリウム層
73 マスク層
74 マスク層を貫通する開口部
100 半導体装置
100a 第1面側
120 半導体装置
120a 第1面側
120b 第2面側
121 半導体層
121a 第1の半導体層
121b 第2の半導体層
125a ショットキー電極
125b オーミック電極
131a n-型半導体層
131b 第1のn+型半導体層
131c 第2のn+型半導体層
132 p型半導体層
132a p+型半導体層
134 ゲート絶縁膜
135a ゲート電極
135b ソース電極
135c ドレイン電極
139 基板
140 半導体装置
140a 半導体層の第1面側
140b 半導体層の第2面側
141 半導体層
141a 第1の半導体層
141b 第2の半導体層
141c 第3の半導体層
143 トレンチ
145a 第3の電極
145b 第1の電極
145c 第2の電極
150 半導体装置
150a 半導体層の第1面側
150b 半導体層の第2面側
151a 第1の半導体層
151 第2の半導体層
152a p型半導体領域
152b 第3の半導体層
153 半導体層
154 ゲート絶縁膜
155a ゲート電極
160 半導体装置
161 バリアハイト調整領域
162 第1の電極
163 半導体層
164 第2の電極
165 ガードリング
166 トレンチ
170 電源システム
171 電源装置
172 電源装置
173 制御回路
180 システム装置
181 電子回路
182 電源システム
192 インバータ
193 トランス
194 整流MOSFET
195 DCL
196 PWM制御回路
197 電圧比較器
200 半導体装置
200a 第1面側
200b 第2面側
201 両面冷却型パワーカード
202 冷媒チューブ
203 スペーサ
208 絶縁板(絶縁スペーサ)
209 封止樹脂部
221 隔壁
222 流路
300 半導体装置
300a 第1面側
300b 第2面側
301a 半導体チップ
302b 金属伝熱板(突出端子部)
303 ヒートシンク及び電極
303b 金属伝熱板(突出端子部)
304 はんだ層
305 制御電極端子
308 ボンディングワイヤ
400a 周期
401 基板(結晶基板)
401a 基板の表面
402a 凸部
402b 凹部
404 マスク層
405 斜面

Claims (11)

  1. 半導体層と、前記半導体層の第1面側にそれぞれ配置された第1の電極と第2の電極とを少なくとも有しており、前記半導体層において、前記第1の電極から前記第2の電極へと向かう第1の方向に電流が流れるように構成されている半導体装置であって、前記半導体層がコランダム構造を有し、前記半導体層のm軸の方向が前記第1の方向に平行であり、且つ、前記半導体層は、a軸方向よりもm軸方向に結晶成長に伴う転位が伸展している半導体装置。
  2. 前記半導体層が、ガリウム、インジウム、ロジウム、イリジウムおよびアルミニウムから選択される少なくとも1つの金属を含む金属酸化物を含有する請求項1記載の半導体装置。
  3. 前記半導体層が、少なくともガリウムを含む金属酸化物を主成分とする請求項1記載の半導体装置。
  4. 前記半導体層のキャリア濃度が、1×1019/cm以下である請求項1~3のいずれかに記載の半導体装置。
  5. 前記第1面が、c面である請求項1~4のいずれかに記載の半導体装置。
  6. パワーデバイスである請求項1~5のいずれかに記載の半導体装置。
  7. パワーモジュール、インバータまたはコンバータである請求項6記載の半導体装置。
  8. パワーカードである請求項6記載の半導体装置。
  9. さらに、冷却器および絶縁部材を含んでおり、前記半導体層の両側に前記冷却器がそれぞれ少なくとも前記絶縁部材を介して設けられている請求項7記載の半導体装置。
  10. 前記半導体層の両側にそれぞれ放熱層が設けられており、前記放熱層の外側に少なくとも前記絶縁部材を介して前記冷却器がそれぞれ設けられている請求項記載の半導体装置。
  11. 半導体装置を備える半導体システムであって、前記半導体装置が、請求項1~10のいずれかに記載の半導体装置である半導体システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12154895B2 (en) * 2022-06-02 2024-11-26 Nanya Technology Corporation Semiconductor device with guard ring
US12176342B2 (en) * 2022-06-02 2024-12-24 Nanya Technology Corporation Method for fabricating semiconductor device with guard ring
WO2024048710A1 (ja) * 2022-08-31 2024-03-07 株式会社Flosfia 結晶膜および結晶膜の製造方法
KR102515944B1 (ko) * 2022-11-11 2023-03-31 한국세라믹기술원 Hvpe 성장법을 이용한 선택적 영역 성장에 의해 고전도성을 갖는 알파 산화갈륨 박막 구조물 및 그 제조 방법
WO2024262383A1 (ja) * 2023-06-19 2024-12-26 パナソニックIpマネジメント株式会社 エピタキシャルウェハ、β-Ga2O3系デバイス、及び、β-Ga2O3系デバイスの製造方法
CN118866844A (zh) * 2024-09-25 2024-10-29 福建华清电子材料科技有限公司 一种基于氮化铝合金的二极管制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276968A (ja) 2004-03-24 2005-10-06 Mitsubishi Electric Corp パワー半導体装置
JP2016064961A (ja) 2014-09-25 2016-04-28 株式会社Flosfia 結晶性積層構造体の製造方法および半導体装置
JP2019163200A (ja) 2017-08-21 2019-09-26 株式会社Flosfia 結晶膜の製造方法
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Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276968A (ja) 2004-03-24 2005-10-06 Mitsubishi Electric Corp パワー半導体装置
JP2016064961A (ja) 2014-09-25 2016-04-28 株式会社Flosfia 結晶性積層構造体の製造方法および半導体装置
JP2019163200A (ja) 2017-08-21 2019-09-26 株式会社Flosfia 結晶膜の製造方法
JP2020001997A (ja) 2017-08-21 2020-01-09 株式会社Flosfia 結晶膜の製造方法
WO2020013261A1 (ja) 2018-07-12 2020-01-16 株式会社Flosfia 積層構造体、積層構造体を含む半導体装置および半導体システム

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