JP7832092B2 - スイッチング素子 - Google Patents

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、間隔を空けて配置された複数のトレンチを有している。各トレンチ内にゲート電極とゲート絶縁膜が配置されている。一対のトレンチの間にｎ型のソース領域とｐ型のボディ領域が設けられている。ソース領域は、各トレンチの上端部でゲート絶縁膜に接している。また、ソース領域は、半導体基板の表面に設けられたソース電極に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ボディ領域の下側には、ｎ型のドリフト領域が設けられている。各ゲート電極に所定の電位を印加することで、トレンチ近傍のボディ領域にチャネルが形成される。すなわち、ボディ領域の両側面にチャネルが形成される。チャネルによってソース領域とドリフト領域が接続され、スイッチング素子がオンする。特許文献１には、一対のトレンチの間の間隔（すなわち、トレンチに挟まれたボディ領域の幅）を狭くすることで、ボディ領域の両側面に生じるチャネルが結合されることが記載されている。２つのチャネルが結合されることで、チャネル内の電子濃度が上昇し、チャネルの移動度が上昇する。以下では、トレンチの間の間隔を狭くすることでチャネル移動度が上昇することを、狭チャネル効果という。

英国特許出願公開第２５７２４４２号明細書

特許文献１の技術によれば、トレンチの間の間隔を狭くすることで、チャネルの移動度を上昇させることができる。しかしながら、トレンチの間の間隔を狭くすると、トレンチの間に配置されているソース領域がソース電極に対して接触する面積が小さくなる。このため、ソース領域のソース電極に対するコンタクト抵抗が高くなる。このように、単純にトレンチの間の間隔を狭くすると、チャネルの移動度が上昇する一方でソース領域のコンタクト抵抗が高くなり、スイッチング素子で生じる損失をそれほど低減することができない。

また、図１２は、ソース領域のコンタクト抵抗を低減するために新規に検討されたトレンチの配置である。図１２では、半導体基板の表面に、狭い間隔で複数のゲートトレンチが配置された領域２００と、ゲートトレンチが配置されていない領域３００が設けられている。領域２００内では、ゲートトレンチがｘ方向に間隔を空けて配列されている。領域２００と領域３００は、ｙ方向に交互に配列されている。ソース領域は、各ゲートトレンチの間の領域（すなわち、幅が狭い領域）から領域３００に跨って分布している。ソース領域は、ゲートトレンチが存在しない領域３００内でソース電極に接している。図１２の構造では、スイッチング素子がオンすると、領域３００内でソース電極からソース領域に電子が流入する。領域３００内のソース領域に流入した電子は、ｙ方向に沿って領域２００（すなわち、ゲートトレンチの間のソース領域）に流れ、領域２００内でチャネルへ流れる。面積が広い領域３００内では、ソース領域がソース電極に低いコンタクト抵抗で接している。また、領域２００内では、狭チャネル効果により高いチャネル移動度を実現される。このように、図１２の構造によれば、ソース領域のコンタクト抵抗を低減しながら高いチャネル移動度を実現できる。

しかしながら、図１２の構造では、領域３００にチャネルが形成されないので、チャネルを通過した後の電子が領域３００にほとんど電流が流れない。すなわち、領域３００における電流密度が低く、領域２００に電流が集中する。このため、電流集中により抵抗が増加する。また、電流集中による局所的な温度上昇が生じ、スイッチング素子の耐久性に問題が生じる。本明細書では、狭チャネル効果が得られるスイッチング素子において、ソース領域のコンタクト抵抗を低減するとともに電流を分散させる技術を提案する。

本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、前記半導体基板の前記上面に設けられたソース電極、を有する。複数の前記トレンチが、前記上面において前記各トレンチの長手方向が第１方向となるように配置されている。複数の前記トレンチが、前記上面において前記第１方向に対して交差する第２方向に間隔を空けて配置されている。前記各トレンチが、・隣り合う前記トレンチに挟まれた半導体領域である各トレンチ間領域が、複数の幅狭部と前記各幅狭部よりも前記第２方向における幅が広い複数の幅広部を有する、・前記上面において、前記第１方向に沿って前記幅狭部と前記幅広部が交互に配置されるとともに前記第２方向に沿って前記幅狭部と前記幅広部が前記トレンチを介して交互に配置される、という条件を満たすように、前記上面において前記第２方向に変位しながら前記第１方向に伸びている。前記半導体基板が、ソース領域と、ボディ領域と、ドリフト領域を有する。前記ソース領域は、前記各トレンチ間領域内に配置されており、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース電極に接しており、前記幅狭部内で前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記各トレンチ間領域内に配置されており、前記幅狭部内の前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記各幅狭部内から前記複数のトレンチよりも下側の領域まで分布しており、前記幅狭部内の前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型領域である。

このスイッチング素子では、各トレンチ間領域が、幅狭部と幅広部を有している。幅狭部内のボディ領域では、狭チャネル効果により高いチャネル移動度を実現することができる。また、ソース領域は、幅狭部から幅広部に跨って分布しており、幅広部内でソース電極に接している。幅広部の幅が広いので、ソース領域はソース電極に対して低いコンタクト抵抗で接触している。このように、このスイッチング素子の構造によれば、狭チャネル効果によって高いチャネル移動度を実現できるとともに、ソース領域のコンタクト抵抗を低減することができる。また、幅広部は、電流が流れる構造とすることもできるし、電流が流れない構造とすることもできる。幅広部に電流が流れる構造の場合であっても、幅広部では狭チャネル効果が得られないので、幅広部に流れる電流は幅狭部に流れる電流よりもはるかに小さい。このスイッチング素子では、幅広部と幅狭部が第１方向及び第２方向において交互に配置されている。このため、幅狭部が分散して配置されている。したがって、このスイッチング素子の構造によれば、半導体基板に分散して電流を流すことができる。

実施例１のスイッチング素子の縦断面を含む斜視図。 実施例１のスイッチング素子のｘ方向に沿う縦断面を示す図。 実施例１のスイッチング素子のｙ方向に沿う縦断面を示す図。 実施例１のスイッチング素子の上面におけるトレンチの配置を示す平面図。 実施例１の変形例１のスイッチング素子のｘ方向に沿う縦断面を示す図。 実施例１の変形例２のスイッチング素子のｘ方向に沿う縦断面を示す図。 実施例２のスイッチング素子の上面におけるトレンチの配置を示す平面図。 実施例３のスイッチング素子の上面におけるトレンチの配置を示す平面図。 実施例３のスイッチング素子のトレンチ形成工程の説明図。 実施例４のスイッチング素子の上面におけるトレンチの配置を示す平面図。 実施例４の変形例のスイッチング素子の上面におけるトレンチの配置を示す平面図。 比較例のトレンチの配置を示す平面図。

本明細書が開示する一例のスイッチング素子では、前記ボディ領域が、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース領域の下側に配置されていてもよい。前記ドリフト領域が、前記幅広部の下部と前記幅狭部の下部に跨って分布していてもよい。

本明細書が開示する一例のスイッチング素子では、前記半導体基板が、前記ボディ領域に接しているとともに前記幅広部側の前記トレンチの側面と前記トレンチの底面との間の角部において前記ゲート絶縁膜に接しているｐ型の電界緩和領域を有していてもよい。

この構成によれば、トレンチの角部においてゲート絶縁膜に高電界が印加されることを防止できる。

本明細書が開示する一例のスイッチング素子では、前記幅狭部と前記幅広部の間の各境界部において、前記幅広部から前記幅狭部に向かうに従って前記トレンチ間領域の前記第２方向における幅が徐々に狭くなっていてもよい。

この構成によれば、各境界部においてゲート絶縁膜に高電界が印加されることを防止できる。

本明細書が開示する一例のスイッチング素子では、前記半導体基板の前記上面に、前記幅狭部を挟んでいるトレンチどうしを接続する接続トレンチが設けられていてもよい。

この構成によれば、スイッチング素子の製造過程において幅狭部の破損を抑制できる。

本明細書が開示する一例のスイッチング素子では、前記各幅狭部において、前記幅広部から前記幅狭部の中央部に向かうに従って前記幅狭部の前記第２方向における幅が徐々に狭くなっていてもよい。前記幅狭部の前記中央部において、前記幅狭部の両側に位置する前記トレンチどうしが繋がっていてもよい。

この構造によれば、より高い狭チャネル効果を得ることができる。

本明細書が開示する一例のスイッチング素子では、前記ソース領域が、前記各幅狭部内で前記ソース電極に接していてもよい。

この構成によれば、ソース領域のコンタクト抵抗をより低減できる。

本明細書が開示する一例のスイッチング素子では、前記ボディ領域が、前記各幅広部内で前記ソース電極に接していてもよい。

この構成によれば、この構成によれば、ボディ領域のソース電極に対するコンタクト抵抗を低減できる。

図１～３に示す実施例１のスイッチング素子１０は、半導体基板１２を有している。半導体基板１２は、ＳｉＣにより構成されている。なお、半導体基板１２は、Ｓｉ、ＧａＮなどの他の半導体材料により構成されていてもよい。以下では、半導体基板１２の上面１２ａに平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に対して直交する方向をｙ方向という。

図１、２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２０が設けられている。図４は、上面１２ａにおける各トレンチ２０の配置を示している。各トレンチ２０は、上面１２ａにおいて各トレンチ２０の長手方向がｙ方向となる向きで配置されている。各トレンチ２０は、ｘ方向に往復するように屈曲しながらｙ方向に伸びている。すなわち、各トレンチ２０は、ｘ方向への変位と－ｘ方向への変位を交互に繰り返しながらｙ方向に伸びている。したがって、各トレンチ２０は、自身の中心線からｘ方向に変位している第１部分２１と、自身の中心線から－ｘ方向に変位している第２部分２２を有している。各トレンチ２０において、第１部分２１と第２部分２２がｙ方向に沿って交互に配置されている。複数のトレンチ２０は、ｘ方向に間隔を空けて配列されている。各トレンチ２０は、自身の第１部分２１から見てｘ方向及び－ｘ方向に隣のトレンチ２０の第２部分２２が配置され、自身の第２部分２２から見てｘ方向及び－ｘ方向に隣のトレンチ２０の第１部分２１が配置されるように配列されている。各トレンチ２０の間には、隣り合う一対のトレンチ２０によって挟まれた半導体領域（以下、トレンチ間領域３０という）が存在する。各トレンチ間領域３０は、幅狭部３１と幅広部３２を有している。幅広部３２のｘ方向における幅は、幅狭部３１のｘ方向における幅よりも広い。幅狭部３１は、自身から見てｘ方向に存在する第２部分２２と自身から見て－ｘ方向に存在する第１部分２１によって挟まれた部分である。幅広部３２は、自身から見てｘ方向に存在する第１部分２１と自身から見て－ｘ方向に存在する第２部分２２によって挟まれた部分である。上面１２ａにおいて、幅狭部３１と幅広部３２がｙ方向に沿って交互に配置されている。すなわち、各トレンチ間領域３０において、幅狭部３１と幅広部３２がｙ方向に沿って交互に配置されている。また、上面１２ａにおいて、ｘ方向に沿って幅狭部３１と幅広部３２がトレンチ２０を介して交互に配置されている。すなわち、いずれの幅広部３２の位置でも、その幅広部３２を横切ってｘ方向に伸びる直線（例えば、図４の仮想線Ａ１）に沿ってみたときに、幅狭部３１と幅広部３２がトレンチ２０を介して交互に配置されている。

図１、２に示すように、各トレンチ２０内には、ゲート絶縁膜４２とゲート電極４４が配置されている。なお、図４では、各トレンチ２０内のゲート絶縁膜４２とゲート電極４４の図示を省略している。ゲート絶縁膜４２は、トレンチ２０の内面を覆っている。ゲート電極４４は、ゲート絶縁膜４２によって半導体基板１２から絶縁されている。

図２、３に示すように、半導体基板１２の上部には、層間絶縁膜４６とソース電極４８が設けられている。なお、図１では、層間絶縁膜４６とソース電極４８の図示を省略している。層間絶縁膜４６は、ゲート電極４４の上面を覆っている。ソース電極４８は、層間絶縁膜４６と半導体基板１２の上面１２ａを覆っている。ソース電極４８は、層間絶縁膜４６が存在しない範囲で、半導体基板１２の上面１２ａに接している。各ゲート電極４４は、その上部の層間絶縁膜４６によってソース電極４８から絶縁されている。

図１～３に示すように、半導体基板１２の下部には、ドレイン電極４９が設けられている。ドレイン電極４９は、半導体基板１２の下面１２ｂに接している。

図１～３に示すように、半導体基板１２は、ソース領域５０、ボディ領域５２、電界緩和領域５４、ドリフト領域５６及びドレイン領域５８を有している。

図１に示すように、ソース領域５０は、ｎ型領域であり、各トレンチ間領域３０内に配置されている。ソース領域５０は、半導体基板１２の上面１２ａ近傍の表層部に設けられている。図３に示すように、ソース領域５０は、幅狭部３１と幅広部３２に跨って分布している。図２、３に示すように、ソース領域５０は、幅狭部３１及び幅広部３２内でソース電極４８にオーミック接触している。図１、２に示すように、ソース領域５０は、幅狭部３１及び幅広部３２内で、ゲート絶縁膜４２に接している。

図１に示すように、ボディ領域５２は、ｐ型領域であり、各トレンチ間領域３０内に配置されている。図３に示すように、ボディ領域５２は、幅狭部３１と幅広部３２に跨って分布している。ボディ領域５２は、コンタクト領域５２ａと低濃度領域５２ｂを有している。コンタクト領域５２ａのｐ型不純物濃度は、低濃度領域５２ｂのｐ型不純物濃度よりも高い。図１～３に示すように、コンタクト領域５２ａは、幅広部３２内であって、半導体基板１２の上面１２ａ近傍の表層部に設けられている。コンタクト領域５２ａは、幅広部３２内でソース電極４８にオーミック接触している。低濃度領域５２ｂは、幅狭部３１と幅広部３２に跨って分布している。低濃度領域５２ｂは、コンタクト領域５２ａ及びソース領域５０に対して下側から接している。低濃度領域５２ｂは、幅狭部３１及び幅広部３２内のソース領域５０の下側でゲート絶縁膜４２に接している。

電界緩和領域５４は、低濃度領域５２ｂよりも高いｐ型不純物濃度を有するｐ型領域である。図１、２に示すように、電界緩和領域５４は、各幅広部３２内からその両側のトレンチ２０の下部まで分布している。図１～３に示すように、電界緩和領域５４は、幅狭部３１とその下部には存在していない。電界緩和領域５４は、幅広部３２内の低濃度領域５２ｂに対して下側から接している。電界緩和領域５４は、幅広部３２内の低濃度領域５２ｂの下側でゲート絶縁膜４２に接している。より詳細には、電界緩和領域５４は、幅広部３２内のトレンチ２０の側面とトレンチ２０の底面に跨る範囲でゲート絶縁膜４２に接している。したがって、図２に示すように、電界緩和領域５４は、幅広部３２側のトレンチ２０の側面とトレンチ２０の底面との間の角部Ｃ１においてゲート絶縁膜４２に接している。電界緩和領域５４は、幅狭部３１側のトレンチ２０の側面とトレンチ２０の底面との間の角部Ｃ２には接していない。

ドリフト領域５６は、ソース領域５０よりも低いｎ型不純物濃度を有するｎ型領域である。図１～３に示すように、ドリフト領域５６は、複数のトレンチ２０の下側の領域（より詳細には、各トレンチ２０の下部、各幅狭部３１の下部、及び、各幅広部３２の下部に跨る範囲）に分布している。また、ドリフト領域５６は、各幅狭部３１にも分布している。すなわち、ドリフト領域５６は、各幅狭部３１内から複数のトレンチ２０の下側の領域まで分布している。ドリフト領域５６は、幅狭部３１内の低濃度領域５２ｂに対して下側から接している。ドリフト領域５６は、幅狭部３１内の低濃度領域５２ｂの下側でゲート絶縁膜４２に接している。したがって、ドリフト領域５６は、角部Ｃ２でゲート絶縁膜４２に接している。また、ドリフト領域５６は、電界緩和領域５４の側面及び底面に接している。

ドレイン領域５８は、ドリフト領域５６よりも高いｎ型不純物濃度を有するｎ型領域である。図１～３に示すように、ドレイン領域５８は、ドリフト領域５６に対して下側から接している。ドレイン領域５８は、半導体基板１２の下面１２ｂにおいてドレイン電極４９にオーミック接触している。

次に、スイッチング素子１０の動作について説明する。スイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０の使用時には、ドレイン電極４９に対してソース電極４８よりも高い電位が印加される。また、ゲート電極４４の電位は、ドレイン電極４９及びソース電極４８に対して独立して制御される。ゲート電極４４にゲート閾値以上の電位が印加されると、ゲート絶縁膜４２近傍の低濃度領域５２ｂに反転層が形成される。幅狭部３１内に形成された反転層によってソース領域５０とドリフト領域５６が接続される。すなわち、幅狭部３１内に形成された反転層は、チャネルとして機能する。なお、幅広部３２内にも反転層が形成されるが、幅広部３２内の低濃度領域５２ｂ（すなわち、反転層が形成される領域）の下側には電界緩和領域５４が設けられているので、幅広部３２内に形成された反転層はチャネルとしては機能しない。幅狭部３１の幅（すなわち、幅狭部３１を挟む一対のトレンチ２０の間の間隔）が狭いので、幅狭部３１内では、その両側のゲート絶縁膜４２に沿って形成されるチャネルが互いに結合する。したがって、幅狭部３１内の低濃度領域５２ｂ全体がチャネルとなる。また、このようにチャネルが結合することで、狭チャネル効果が生じ、幅狭部３１内のチャネルの移動度が極めて高くなる。例えば、ＳｉＣでは、幅狭部３１の幅（すなわち、幅狭部３１におけるトレンチ２０の間隔）を３００ｎｍ以下とすると狭チャネル効果を得ることができ、幅狭部３１の幅が狭いほどチャネル移動度が高くなる。例えば、幅狭部３１の幅を１００ｎｍ以下とすると、効率的に狭チャネル効果を得ることができる。幅狭部３１内に形成されたチャネルによってソース領域５０とドリフト領域５６が接続されると、ソース電極４８から、ソース領域５０、チャネル、ドリフト領域５６、ドレイン領域５８を介してドレイン電極４９へ電子が流れる。このため、スイッチング素子１０がオンする。ゲート電極４４の電位をゲート閾値未満の電位に引き下げると、チャネルが消失し、スイッチング素子１０がオフする。

図３の矢印１０１～１０３は、スイッチング素子１０がオンしたときに電子が流れる経路を示している。ソース電極４８は、幅狭部３１内と幅広部３２内でソース領域５０にオーミック接触している。したがって、図３の矢印１０１、１０２に示すように、幅狭部３１内と幅広部３２内でソース電極４８からソース領域５０に電子が流入する。幅狭部３１の幅が狭いので、幅狭部３１内のソース領域５０のソース電極４８に対する接触面積は小さい。したがって、幅狭部３１内のソース領域５０のソース電極４８に対するコンタクト抵抗は極めて高い。このため、矢印１０１のように幅狭部３１内でソース電極４８からソース領域５０に流入する電子は極めて少ない。これに対し、幅広部３２の幅が広いので、幅広部３２内ではソース領域５０のソース電極４８に対する接触面積が広い。したがって、幅広部３２内のソース領域５０のソース電極４８に対するコンタクト抵抗は低い。このため、矢印１０２のように幅広部３２内でソース電極４８からソース領域５０に流入する電子は多い。したがって、スイッチング素子１０がオンしたときの主な電子の流入経路は、矢印１０２に示す経路である。矢印１０２のように幅広部３２内でソース電極４８からソース領域５０に流入した電子は、矢印１０３に示すようにソース領域５０内を通って幅広部３２から幅狭部３１へ移動し、幅狭部３１内で低濃度領域５２ｂ（すなわち、チャネル）に流入する。幅狭部３１内のチャネルの移動度が高いので、電子は低損失でチャネルを通過することができる。チャネルを通過した電子は、ドリフト領域５６とドレイン領域５８を通ってドレイン電極４９へ流れる。

以上に説明したように、スイッチング素子１０では、幅広部３２内でソース領域５０が低いコンタクト抵抗でソース電極４８に接しているので、幅広部３２内で電子がソース領域５０に流入するときに損失が生じ難い。また、幅広部３２内でソース領域５０に流入した電子は、幅狭部３１内のチャネルを通ってドリフト領域５６へ流れる。幅狭部３１内のチャネルでは狭チャネル効果によって高い移動度が得られるので、電子がチャネルを通過するときに損失が生じ難い。したがって、スイッチング素子１０のオン抵抗は、極めて低い。

また、電子は、幅狭部３１内でチャネルからドリフト領域５６に流入するので、幅狭部３１の下部のドリフト領域５６に高密度で電子が流れる。他方、幅広部３２の下部のドリフト領域５６にはほとんど電子が流れない。したがって、幅狭部３１の下部では幅広部３２の下部よりもドリフト領域５６に高密度に電流が流れる。スイッチング素子１０では、図４に示すように、各トレンチ間領域３０において幅狭部３１と幅広部３２がｙ方向において交互に配置されている。また、ｘ方向において、トレンチ２０を介して幅狭部３１と幅広部３２が交互に配置されている。すなわち、ｘ方向とｙ方向のそれぞれにおいて、幅狭部３１が分散して配置されている。このように幅狭部３１を分散して配置することで、ドリフト領域５６内における電流集中を抑制することができる。これにより、スイッチング素子１０のオン抵抗がさらに低減される。また、幅狭部３１の下部では幅広部３２の下部よりもドリフト領域５６に高密度に電流が流れるので、幅狭部３１は幅広部３２よりも高温になり易い。高温になり易い幅狭部３１を分散して配置することで、半導体基板１２内で極端な温度勾配が生じることが抑制される。これにより、半導体基板１２に加わるストレスが軽減され、スイッチング素子１０の耐久性を向上させることができる。

また、スイッチング素子１０では、ソース領域５０が、幅広部３２内だけでなく幅狭部３１内でもソース電極４８にオーミック接触している。このため、図３の矢印１０１に示すように、少量ではあるが幅狭部３１内でもソース電極４８からソース領域５０に電子が流入する。矢印１０１に示すように流入する電子も、電流に寄与する。したがって、スイッチング素子１０のオン抵抗がより低減されている。

また、スイッチング素子１０がオフすると、低濃度領域５２ｂ及び電界緩和領域５４からドリフト領域５６内に空乏層が広がり、空乏層内で電界が発生する。このとき、ゲート絶縁膜４２に高電界が加わると、ゲート絶縁膜４２が絶縁破壊するおそれがある。特に、トレンチ２０の下端の角部Ｃ１、Ｃ２では、高い電界が生じ易く、ゲート絶縁膜４２が絶縁破壊し易い。これに対し、スイッチング素子１０では、電界緩和領域５４が角部Ｃ１を覆っているので、角部Ｃ１に高い電界が印加されることが防止される。また、電界緩和領域５４は、低濃度領域５２ｂから各トレンチ２０よりも下側まで伸びている。このため、ドリフト領域５６が空乏化したときに、電界緩和領域５４に挟まれた範囲内のドリフト領域５６に電位差が生じ難い。したがって、角部Ｃ２に高い電界が印加されることが防止される。このように、電界緩和領域５４によって、ゲート絶縁膜４２に加わる電界を低減することができる。

また、図１２に示す比較例のスイッチング素子では、複数のゲートトレンチが設けられた領域２００とゲートトレンチが設けられていない領域３００がｙ方向に沿って交互に配列されている。このため、ｙ方向に伸びるゲートトレンチが領域３００によって分断されており、各領域２００の間でゲートトレンチが繋がっていない。したがって、領域２００ごとにゲート電極に対する配線（いわゆる、ゲート配線）を設ける必要がある。このため、ゲート配線が複雑化し、ゲート配線によって占有される半導体基板表面の面積が広くなる。このため、スイッチング素子のチップサイズが大きくなる。これに対し、スイッチング素子１０では、ｙ方向においてトレンチ２０（すなわち、ゲート電極４４）が連続して伸びているので、ゲート配線を単純化することができる。したがって、ゲート配線によって占有される面積が小さく、スイッチング素子１０のチップサイズを図１２に示すスイッチング素子よりも小さくすることができる。

なお、上述した実施例１では、低濃度領域５２ｂの下面全体に電界緩和領域５４が接していた。しかしながら、図５に示すように、低濃度領域５２ｂの下部に部分的に電界緩和領域５４が設けられていない箇所が存在していてもよい。この構成でも、角部Ｃ１を覆うように電界緩和領域５４が設けられているので、角部Ｃ１、Ｃ２における高電界の発生を抑制できる。

また、ゲート絶縁膜４２の耐圧が高い場合には、図６に示すように、電界緩和領域５４が設けられていなくてもよい。なお、図６の構成では、幅広部３２内の低濃度領域５２ｂの下側に電界緩和領域５４が存在しないので、幅広部３２内の低濃度領域５２ｂに形成される反転層がチャネルとして機能する。但し、幅広部３２内のチャネルでは狭チャネル効果が生じないので、幅広部３２内のチャネルの移動度は幅狭部３１内のチャネルの移動度よりも低い。このため、この場合でも、ドリフト領域５６内の電流密度は、幅狭部３１の下部で幅広部３２の下部よりも高くなる。したがって、図４のように幅狭部３１を分散して配置することで、ドリフト領域５６内における電流集中を抑制できる。

図７は、実施例２のスイッチング素子の上面１２ａを示している。なお、図７では、トレンチ内のゲート絶縁膜４２及びゲート電極４４の図示を省略している。図７は、幅狭部３１と幅広部３２との間の境界部３３を拡大して示している。境界部３３以外については、実施例２のスイッチング素子は、実施例１のスイッチング素子１０と同じ構成を有している。

図７に示すように、上から見たときに、境界部３３のｘ方向の幅（すなわち、トレンチ間領域３０のｘ方向の幅）は、幅広部３２から幅狭部３１に向かうに従って徐々に狭くなっている。このため、各トレンチ２０の各屈曲部２０ａの角度θが、鈍角となっている。

実施例２でも実施例１と同様に、スイッチング素子がオンする場合に、図７で矢印１１０に示すように電子がソース領域５０内を幅広部３２から幅狭部３１に向かって流れる。このとき、境界部３３の幅が徐々に狭くなるので、電子が流れるときに境界部３３の抵抗が幅狭部３１に近い位置ほど高くなる。このように、境界部３３の抵抗が徐々に高くなることで、各トレンチ２０の屈曲部２０ａにおいてゲート絶縁膜４２に印加される電界を緩和することができる。このように、実施例２のスイッチング素子では、境界部３３近傍のゲート絶縁膜４２を高電界から保護することができる。

図８は、実施例３のスイッチング素子の上面１２ａを示している。なお、図８では、トレンチ内のゲート絶縁膜４２及びゲート電極４４の図示を省略している。図８に示すように、実施例３では、半導体基板１２の上面１２ａに接続トレンチ２４が設けられている。接続トレンチ２４以外については、実施例３のスイッチング素子は、実施例１のスイッチング素子１０と同じ構成を有している。

図８に示すように、接続トレンチ２４は、各幅狭部３１のｙ方向における中央部に設けられている。各接続トレンチ２４は、ｘ方向に沿って伸びており、幅狭部３１を挟んでいる一対のトレンチ２０どうしを接続している。接続トレンチ２４内には、トレンチ２０内と同様に、ゲート絶縁膜４２とゲート電極４４が配置されている。すなわち、接続トレンチ２４内には、トレンチ２０内から連続するようにゲート絶縁膜４２とゲート電極４４が配置されている。接続トレンチ２４内でも、ゲート電極４４がゲート絶縁膜４２によって半導体基板１２から絶縁されている。

スイッチング素子の製造工程では、図９に示すように、エッチングによって半導体基板１２の上面１２ａにトレンチ２０が形成される。エッチング工程における温度変化等によって、トレンチ間領域３０にｙ方向に沿って圧縮応力や引張応力などの応力が加わる。接続トレンチ２４が存在しない場合、幅狭部３１に対してｙ方向に沿って加わる応力によって、幅狭部３１を構成する半導体層にクラックが生じるおそれがある。これに対し、図９のように接続トレンチ２４が設けられていると、接続トレンチ２４によって幅狭部３１がｙ方向において２つに分離されるので、幅狭部３１に加わる応力が大幅に緩和される。これによって、幅狭部３１を構成する半導体層の破損が抑制される。

図１０は、実施例４のスイッチング素子の上面１２ａを示している。なお、図１０及び後述する図１１では、トレンチ内のゲート絶縁膜４２及びゲート電極４４の図示を省略している。実施例４では、各トレンチ２０が曲線状に蛇行しながらｙ方向に沿って伸びている。また、各幅狭部３１のｙ方向における中央部３１ａで、隣り合うトレンチ２０どうしが繋がっている。その他の構成については、実施例４のスイッチング素子は、実施例１のスイッチング素子１０と同じ構成を有している。

図１０に示すように、各幅狭部３１のｘ方向における幅は、幅狭部３１の中央部３１ａに向かうに従って徐々に狭くなっている。また、幅狭部３１の中央部３１ａにおいて、幅狭部３１を挟む一対のトレンチ２０どうしが繋がっている。したがって、中央部３１ａの近傍の部分Ｅにおいて、幅狭部３１は最小の幅を有する。このため、部分Ｅでは、狭チャネル効果によって最も高いチャネル移動度が得られる。したがって、実施例４によれば、スイッチング素子のオン抵抗を極めて低減することができる。

また、実施例４では、幅狭部３１の中央部３１ａにおいてトレンチ２０どうしが繋がっているので、製造誤差によってトレンチ２０のｘ方向における相対位置にばらつきが生じたとしても、幅狭部３１内に最小の幅を有する部分Ｅを確実に形成することができる。このため、トレンチ２０のｘ方向における相対位置ばらつきに起因するチャネル移動度のばらつきを抑制することができる。したがって、実施例４によれば、スイッチング素子のチャネル移動度の製造ばらつきを抑制することができる。

なお、実施例４では、各トレンチ２０が曲線状に蛇行していた。しかしながら、図１１に示すように、各トレンチ２０が折線状に伸びていてもよい。図１１の構成でも、幅狭部３１に最小の幅を有する部分Ｅを形成することができる。

なお、上述した実施例では、スイッチング素子としてＭＯＳＦＥＴについて説明した。しかしながら、ＩＧＢＴ（insulated gate bipolar transistro）などの他のスイッチング素子に本明細書に開示の技術を適用してもよい。

以下に、本明細書に開示の技術の構成を列記する。
（構成１）
スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられた複数のトレンチと、
前記各トレンチの内面を覆うゲート絶縁膜と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極と、
前記半導体基板の前記上面に設けられたソース電極、
を有し、
複数の前記トレンチが、前記上面において前記各トレンチの長手方向が第１方向となるように配置されており、
複数の前記トレンチが、前記上面において前記第１方向に対して交差する第２方向に間隔を空けて配置されており、
前記各トレンチが、
・隣り合う前記トレンチに挟まれた半導体領域である各トレンチ間領域が、複数の幅狭部と前記各幅狭部よりも前記第２方向における幅が広い複数の幅広部を有する、
・前記上面において、前記第１方向に沿って前記幅狭部と前記幅広部が交互に配置されるとともに前記第２方向に沿って前記幅狭部と前記幅広部が前記トレンチを介して交互に配置される、
という条件を満たすように、前記上面において前記第２方向に変位しながら前記第１方向に伸びており、
前記半導体基板が、
前記各トレンチ間領域内に配置されており、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース電極に接しており、前記幅狭部内で前記ゲート絶縁膜に接しているｎ型のソース領域と、
前記各トレンチ間領域内に配置されており、前記幅狭部内の前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
前記各幅狭部内から前記複数のトレンチよりも下側の領域まで分布しており、前記幅狭部内の前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域、
を有するスイッチング素子。
（構成２）
前記ボディ領域が、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース領域の下側に配置されており、
前記ドリフト領域が、前記幅広部の下部と前記幅狭部の下部に跨って分布している、
構成１に記載のスイッチング素子。
（構成３）
前記半導体基板が、前記ボディ領域に接しているとともに前記幅広部側の前記トレンチの側面と前記トレンチの底面との間の角部において前記ゲート絶縁膜に接しているｐ型の電界緩和領域を有する、構成２に記載のスイッチング素子。
（構成４）
前記幅狭部と前記幅広部の間の各境界部において、前記幅広部から前記幅狭部に向かうに従って前記トレンチ間領域の前記第２方向における幅が徐々に狭くなっている、構成１～３のいずれか一項に記載のスイッチング素子。
（構成５）
前記半導体基板の前記上面に、前記幅狭部を挟んでいるトレンチどうしを接続する接続トレンチが設けられている、構成１～３のいずれか一項に記載のスイッチング素子。
（構成６）
前記各幅狭部において、前記幅広部から前記幅狭部の中央部に向かうに従って前記幅狭部の前記第２方向における幅が徐々に狭くなっており、
前記幅狭部の前記中央部において、前記幅狭部の両側に位置する前記トレンチどうしが繋がっている、構成１～５のいずれか一項に記載のスイッチング素子。
（構成７）
前記ソース領域が、前記各幅狭部内で前記ソース電極に接している、構成１～６のいずれか一項に記載のスイッチング素子。
（構成８）
前記ボディ領域が、前記各幅広部内で前記ソース電極に接している、構成１～７のいずれか一項に記載のスイッチング素子。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１２：半導体基板、２０：トレンチ、３０：トレンチ間領域、３１：幅狭部、３２：幅広部、４８：ソース電極、５０：ソース領域、５２：ボディ領域、５６：ドリフト領域

Claims (7)

1. スイッチング素子であって、
   半導体基板（１２）と、
   前記半導体基板の上面に設けられた複数のトレンチ（２０）と、
   前記各トレンチの内面を覆うゲート絶縁膜（４２）と、
   前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（４４）と、
   前記半導体基板の前記上面に設けられたソース電極（４８）、
   を有し、
   複数の前記トレンチが、前記上面において前記各トレンチの長手方向が第１方向となるように配置されており、
   複数の前記トレンチが、前記上面において前記第１方向に対して交差する第２方向に間隔を空けて配置されており、
   前記各トレンチが、
   ・隣り合う前記トレンチに挟まれた半導体領域である各トレンチ間領域（３０）が、複数の幅狭部（３１）と前記各幅狭部よりも前記第２方向における幅が広い複数の幅広部（３２）を有する、
   ・前記上面において、前記第１方向に沿って前記幅狭部と前記幅広部が交互に配置されるとともに前記第２方向に沿って前記幅狭部と前記幅広部が前記トレンチを介して交互に配置される、
   という条件を満たすように、前記上面において前記第２方向に変位しながら前記第１方向に伸びており、
   前記半導体基板が、
   前記各トレンチ間領域内に配置されており、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース電極に接しており、前記幅狭部内で前記ゲート絶縁膜に接しているｎ型のソース領域（５０）と、
   前記各トレンチ間領域内に配置されており、前記幅狭部内の前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域（５２）と、
   前記各幅狭部内から前記複数のトレンチよりも下側の領域まで分布しており、前記幅狭部内の前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域（５６）、
   を有し、
   前記ボディ領域が、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース領域の下側に配置されており、
   前記ドリフト領域が、前記幅広部の下部と前記幅狭部の下部に跨って分布しており、
   前記半導体基板が、前記ボディ領域に接しているとともに前記幅広部側の前記トレンチの側面と前記トレンチの底面との間の角部において前記ゲート絶縁膜に接しているｐ型の電界緩和領域（５４）を有しており、
   前記電界緩和領域は、前記幅広部からその両側の前記トレンチの下部まで分布しており、前記幅広部内の前記ボディ領域に対して下側から接している、スイッチング素子。
2. 前記幅狭部と前記幅広部の間の各境界部（３３）において、前記幅広部から前記幅狭部に向かうに従って前記トレンチ間領域の前記第２方向における幅が徐々に狭くなっている、請求項１に記載のスイッチング素子。
3. 前記半導体基板の前記上面に、前記幅狭部を挟んでいるトレンチどうしを接続する接続トレンチ（２４）が設けられている、請求項１または２に記載のスイッチング素子。
4. スイッチング素子であって、
   半導体基板（１２）と、
   前記半導体基板の上面に設けられた複数のトレンチ（２０）と、
   前記各トレンチの内面を覆うゲート絶縁膜（４２）と、
   前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（４４）と、
   前記半導体基板の前記上面に設けられたソース電極（４８）、
   を有し、
   複数の前記トレンチが、前記上面において前記各トレンチの長手方向が第１方向となるように配置されており、
   前記各トレンチが、
   ・隣り合う前記トレンチに挟まれた半導体領域である各トレンチ間領域（３０）が、複数の幅狭部（３１）と前記各幅狭部よりも、前記第１方向に対して交差する第２方向における幅が広い複数の幅広部（３２）を有する、
   ・前記上面において、前記第１方向に沿って前記幅狭部と前記幅広部が交互に配置されるとともに前記第２方向に沿って前記幅狭部と前記幅広部が前記トレンチを介して交互に配置される、
   という条件を満たすように、前記上面において前記第２方向に変位しながら前記第１方向に伸びており、
   前記各幅狭部において、前記幅広部から前記幅狭部の中央部に向かうに従って前記幅狭部の前記第２方向における幅が徐々に狭くなっており、
   前記幅狭部の前記中央部において、前記幅狭部の両側に位置する前記トレンチどうしが繋がっており、
   前記半導体基板が、
   前記各トレンチ間領域内に配置されており、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース電極に接しており、前記幅狭部内で前記ゲート絶縁膜に接しているｎ型のソース領域（５０）と、
   前記各トレンチ間領域内に配置されており、前記幅狭部内の前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域（５２）と、
   前記各幅狭部内から前記複数のトレンチよりも下側の領域まで分布しており、前記幅狭部内の前記ボディ領域の下側で前記ゲート絶縁膜に接しているｎ型のドリフト領域（５６）、
   を有し、
   前記ボディ領域が、前記幅狭部と前記幅広部に跨って分布しており、前記幅広部内で前記ソース領域の下側に配置されており、
   前記ドリフト領域が、前記幅広部の下部と前記幅狭部の下部に跨って分布しており、
   前記半導体基板が、前記ボディ領域に接しているとともに前記幅広部側の前記トレンチの側面と前記トレンチの底面との間の角部において前記ゲート絶縁膜に接しているｐ型の電界緩和領域（５４）を有しており、
   前記電界緩和領域は、前記幅広部からその両側の前記トレンチの下部まで分布しており、前記幅広部内の前記ボディ領域に対して下側から接している、スイッチング素子。
5. 前記ソース領域が、前記各幅狭部内で前記ソース電極に接している、請求項１に記載のスイッチング素子。
6. 前記ボディ領域が、前記各幅広部内で前記ソース電極に接している、請求項１に記載のスイッチング素子。
7. 前記幅狭部の幅が３００ｎｍ以下である、請求項１または４に記載のスイッチング素子。