JPS5810866B2 - 電荷蓄積型半導体装置の書込法 - Google Patents
電荷蓄積型半導体装置の書込法Info
- Publication number
- JPS5810866B2 JPS5810866B2 JP49081466A JP8146674A JPS5810866B2 JP S5810866 B2 JPS5810866 B2 JP S5810866B2 JP 49081466 A JP49081466 A JP 49081466A JP 8146674 A JP8146674 A JP 8146674A JP S5810866 B2 JPS5810866 B2 JP S5810866B2
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- Japan
- Prior art keywords
- gate
- region
- drain
- source
- floating gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ＰＮ接合のアバランシェ降服で得られるホ
ット電荷を浮遊ゲートに注入し蓄積せしめることにより
、ゲート閾値を転移することのできる電荷蓄積型の電界
効果半導体装置の書込法に関する。
ット電荷を浮遊ゲートに注入し蓄積せしめることにより
、ゲート閾値を転移することのできる電荷蓄積型の電界
効果半導体装置の書込法に関する。
浮遊ゲートに電荷を注入蓄積せしめることによって、ド
レイン、ソース間のコンダクタンス特性が転移するアバ
ランシェ注入型の電界効果半導体装置が、不揮発性メモ
リとして発展している。
レイン、ソース間のコンダクタンス特性が転移するアバ
ランシェ注入型の電界効果半導体装置が、不揮発性メモ
リとして発展している。
注入される電荷がホットな電子および正孔であり、両者
を選択的に注入できるような機能を有する不揮性メモリ
は電気的書込、消去が可能である。
を選択的に注入できるような機能を有する不揮性メモリ
は電気的書込、消去が可能である。
この機能は、ドレイン接合を降服させてＮチャンネル型
で正孔、Ｐチャンネル型で電子を注入してゲート閾値を
ディプレッション方向に降下ぜしめ、チャンネル領域と
同一導電型の高濃度領域を利用した反転層降服又は低耐
圧に形成されたソース接合に対しソースバイアスを与え
て上記と逆の電荷を注入してゲート閾値をエンハンスメ
ント方向に上昇せしめて試みられた。
で正孔、Ｐチャンネル型で電子を注入してゲート閾値を
ディプレッション方向に降下ぜしめ、チャンネル領域と
同一導電型の高濃度領域を利用した反転層降服又は低耐
圧に形成されたソース接合に対しソースバイアスを与え
て上記と逆の電荷を注入してゲート閾値をエンハンスメ
ント方向に上昇せしめて試みられた。
然し乍ら、これら先行技術の電気的書込、消去を行なう
半導体装置は、ゲート閾値を上昇させる電荷の注入蓄積
量が少なく、“１”、“０”の情報の判定の余裕度が小
であることが認められた。
半導体装置は、ゲート閾値を上昇させる電荷の注入蓄積
量が少なく、“１”、“０”の情報の判定の余裕度が小
であることが認められた。
この発明の目的は“１”、“０”情報の判定の余裕度の
大きな半導体装置の書込法を提供することにある。
大きな半導体装置の書込法を提供することにある。
この発明に関連ある半導体装置は、一導電型の半導体基
体領域の主表面に選択的に逆導電型のドレインおよびソ
ース領域を有し、これらドレインおよびソース領域間の
主表面に絶縁被膜を介してゲート電極が設けられ、且つ
この絶縁被膜中に浮遊ゲートを有し、この浮遊ゲートに
正又は負の電荷が蓄積されることによってゲート閾値特
性が転移する半導体装置において、浮遊ゲートの直下の
ソース領域の一部に高濃度の一導電型領域とのＰＮ接合
が形成されて居り、ドレイン領域ニ逆バイアス電圧を印
加して同時にゲートバイアスを印加することによりソー
ス電位を上昇せしめてこのＰＮ接合を降服し、降服領域
からゲート閾値が増大するエンハンスメント方向に上昇
する一極性の電荷を注入し、前記逆バイアス供給時に前
記ゲートバイアスを下降せしめてドレイン、ソース間ヲ
不導通とし、ドレイン接合を降服せしめて前記浮遊ゲー
トにゲート閾値が減少する（ディプレッション方向に下
降する）逆極性の電荷を注入せしめ電圧駆動回路を備え
たことを特徴とする。
体領域の主表面に選択的に逆導電型のドレインおよびソ
ース領域を有し、これらドレインおよびソース領域間の
主表面に絶縁被膜を介してゲート電極が設けられ、且つ
この絶縁被膜中に浮遊ゲートを有し、この浮遊ゲートに
正又は負の電荷が蓄積されることによってゲート閾値特
性が転移する半導体装置において、浮遊ゲートの直下の
ソース領域の一部に高濃度の一導電型領域とのＰＮ接合
が形成されて居り、ドレイン領域ニ逆バイアス電圧を印
加して同時にゲートバイアスを印加することによりソー
ス電位を上昇せしめてこのＰＮ接合を降服し、降服領域
からゲート閾値が増大するエンハンスメント方向に上昇
する一極性の電荷を注入し、前記逆バイアス供給時に前
記ゲートバイアスを下降せしめてドレイン、ソース間ヲ
不導通とし、ドレイン接合を降服せしめて前記浮遊ゲー
トにゲート閾値が減少する（ディプレッション方向に下
降する）逆極性の電荷を注入せしめ電圧駆動回路を備え
たことを特徴とする。
この発明の電荷蓄積型電界効果半導体装置の書込法は、
高耐圧のドレイン接合を降服せしめて逆極性の電荷を注
入蓄積し、ドレイン領域→導電チャンネル→ソース領域
を通して低耐圧の接合を降服せしめてここからゲート電
界により一極性の電荷を浮遊ゲートに移送することがで
き、後述するように一極性の電荷の蓄積量が実験的に犬
であり、“１”と“０”との情報をゲート閾値又はドレ
インコンダクタンス差で読み取る不揮発性メモリとして
余裕度が著しるしく増大される。
高耐圧のドレイン接合を降服せしめて逆極性の電荷を注
入蓄積し、ドレイン領域→導電チャンネル→ソース領域
を通して低耐圧の接合を降服せしめてここからゲート電
界により一極性の電荷を浮遊ゲートに移送することがで
き、後述するように一極性の電荷の蓄積量が実験的に犬
であり、“１”と“０”との情報をゲート閾値又はドレ
インコンダクタンス差で読み取る不揮発性メモリとして
余裕度が著しるしく増大される。
次にこの発明の実施例につき図を用いて説明する。
第１図Ａ〜第１図Ｃは各々この発明の一実施例に用いら
れる電荷蓄積型半導体装置の平面図、ａａ′線の断面図
およびｂ−ｂ′線の断面図であり、４０ｃｍのＰ−型（
１００）シリコン単結晶基体１１の主表面に不活性領域
の寄生効果を抑えるための表面濃度１０１６〜１０１７
ｃｍ−３のＰ型のボロン拡散領域１２を有し活性領域に
は表面濃度が１０２０〜１０２１ｃｍのリン拡散による
Ｎ＋型トレインおよびソース領域１３１４と、ソース領
域１４の一部にＰＮ接合を形成している表面濃度が１０
１７〜１０２０ｃｍ−３のボロン拡散によるＰ＋型領域
１５が設けられている。
れる電荷蓄積型半導体装置の平面図、ａａ′線の断面図
およびｂ−ｂ′線の断面図であり、４０ｃｍのＰ−型（
１００）シリコン単結晶基体１１の主表面に不活性領域
の寄生効果を抑えるための表面濃度１０１６〜１０１７
ｃｍ−３のＰ型のボロン拡散領域１２を有し活性領域に
は表面濃度が１０２０〜１０２１ｃｍのリン拡散による
Ｎ＋型トレインおよびソース領域１３１４と、ソース領
域１４の一部にＰＮ接合を形成している表面濃度が１０
１７〜１０２０ｃｍ−３のボロン拡散によるＰ＋型領域
１５が設けられている。
このＰＮ接合およびドレインソース間のチャンネル領域
の上面にはＳｉＯ２の絶縁被膜１１．Ｉ２を介してゲー
ト電極Ｇが設けられ、絶縁被膜■１゜Ｉ２の内部には回
路的に遊離した浮遊ゲートＦＧが埋め込まれている。
の上面にはＳｉＯ２の絶縁被膜１１．Ｉ２を介してゲー
ト電極Ｇが設けられ、絶縁被膜■１゜Ｉ２の内部には回
路的に遊離した浮遊ゲートＦＧが埋め込まれている。
ドレインおよびソース領域からはそれぞれドレイン電極
りおよびソース電極Ｓが導出され、基体Ｐ−基体電極Ｓ
ｕＢが設けられる。
りおよびソース電極Ｓが導出され、基体Ｐ−基体電極Ｓ
ｕＢが設けられる。
次に述べる半導体装置では、Ｎ＋領領域よびＰ＋領域の
表面濃度はそれぞれ約１０２１ｃｍ−３および１８ｃｍ
−３で、ＰＮ接合耐圧がほぼ１０Ｖと彦るように濃度制
御され、浮遊ゲートＦＧの下の絶縁被膜１１は７５０Å
、上の絶縁被膜Ｉ２は３０００Åである。
表面濃度はそれぞれ約１０２１ｃｍ−３および１８ｃｍ
−３で、ＰＮ接合耐圧がほぼ１０Ｖと彦るように濃度制
御され、浮遊ゲートＦＧの下の絶縁被膜１１は７５０Å
、上の絶縁被膜Ｉ２は３０００Åである。
第２図は、上記の第１図のＮチャンネル型半導体装置へ
の正孔注入におけるゲート閾値ＶＴとドレイン電圧ＶＤ
との関係を示したもので、グラフ上部の回路図に示すよ
うにソースＳを開放、ゲートＧおよび基体ゲートＳｕＢ
をＯＶとして横軸に示すドレイン電圧ＶＤを１秒間印加
したのち、周知の電界効果トランジスタのゲート閾値特
性の測定法によりゲート閾値ＶＴを測定したものである
。
の正孔注入におけるゲート閾値ＶＴとドレイン電圧ＶＤ
との関係を示したもので、グラフ上部の回路図に示すよ
うにソースＳを開放、ゲートＧおよび基体ゲートＳｕＢ
をＯＶとして横軸に示すドレイン電圧ＶＤを１秒間印加
したのち、周知の電界効果トランジスタのゲート閾値特
性の測定法によりゲート閾値ＶＴを測定したものである
。
この図の特性に見られるように、ドレイン電圧ＶＤの印
加によりドレイン接合をアバランシェ降服して正孔を注
入蓄積すると、浮遊ゲートが正に帯電して試料の初期特
性２１，２２，２３に無関係にゲート閾値■Ｔがディプ
レッション方向に変化して飽和特性２４に一致する。
加によりドレイン接合をアバランシェ降服して正孔を注
入蓄積すると、浮遊ゲートが正に帯電して試料の初期特
性２１，２２，２３に無関係にゲート閾値■Ｔがディプ
レッション方向に変化して飽和特性２４に一致する。
第３図は、上記の第１図のＮチャンネル型半導体装置へ
の電子注入におけるゲート閾値ＶＴとゲート、ドレイン
電圧（ＶＧ＝ＶＤ）との関係を示したもので、横軸のゲ
ート、ドレイン電圧をグラフ上部の回路図に示すように
ソース開放状態で基体ゲートとの間に１秒間印加したの
ち、周知の電界効果トランジスタのゲート閾値特性の測
定法により測定したものである。
の電子注入におけるゲート閾値ＶＴとゲート、ドレイン
電圧（ＶＧ＝ＶＤ）との関係を示したもので、横軸のゲ
ート、ドレイン電圧をグラフ上部の回路図に示すように
ソース開放状態で基体ゲートとの間に１秒間印加したの
ち、周知の電界効果トランジスタのゲート閾値特性の測
定法により測定したものである。
この図の特性に見られるように、ゲート、ドレイン電圧
の印加によりゲート閾値は増大する。
の印加によりゲート閾値は増大する。
この時、ゲート電極下のチャンネル領域に導電チャンネ
ルが形成され、ソース電位がゲート電圧とゲート閾値と
の差に応じて増大する。
ルが形成され、ソース電位がゲート電圧とゲート閾値と
の差に応じて増大する。
このソース電位の上昇は、ソース領域の一部に形成され
た高濃度Ｐ型頭域とのＰＮ接合耐圧で（ソース耐圧）で
クランプされる。
た高濃度Ｐ型頭域とのＰＮ接合耐圧で（ソース耐圧）で
クランプされる。
この接合のアバランシェ降服により降服領域にはエネル
ギー的にホットな電子と正孔とが生じているが、前述の
Ｐ型頭域の濃度範囲ではエネルギー的に電子の方がＳｉ
Ｏ２障壁を超えるに活性であり、且つ降服点に向かうゲ
ートからの電界により電子が選択的に浮遊ゲートに注入
著積されることになる。
ギー的にホットな電子と正孔とが生じているが、前述の
Ｐ型頭域の濃度範囲ではエネルギー的に電子の方がＳｉ
Ｏ２障壁を超えるに活性であり、且つ降服点に向かうゲ
ートからの電界により電子が選択的に浮遊ゲートに注入
著積されることになる。
この電子注入により、浮遊ゲートは負に帯電してゲート
閾値が増大し、ソース電位はＰＮ接合の耐圧以下まで引
き下げられて回路的に安定状態となる。
閾値が増大し、ソース電位はＰＮ接合の耐圧以下まで引
き下げられて回路的に安定状態となる。
第３図に示すように、浮遊ゲートへの負の帯電によるゲ
ート閾値の上昇に対しても、初期のゲ−ト閾値に無関係
に特性３１，３２．３３に沿ってソース耐圧以上でゲー
ト閾値が増加し、一定の飽和特性３４に収束する。
ート閾値の上昇に対しても、初期のゲ−ト閾値に無関係
に特性３１，３２．３３に沿ってソース耐圧以上でゲー
ト閾値が増加し、一定の飽和特性３４に収束する。
第３図は先行技術におけるゲート閾値の上昇特性をも示
し、ゲートおよびソース電圧を印加してドレイン開放状
態で得られるソース特性３５と、高濃度のＰ型領域をソ
ースおよびドレイン領域から光分離して形成し、反転層
降服せしめた反転特性３６とを同時に図示する。
し、ゲートおよびソース電圧を印加してドレイン開放状
態で得られるソース特性３５と、高濃度のＰ型領域をソ
ースおよびドレイン領域から光分離して形成し、反転層
降服せしめた反転特性３６とを同時に図示する。
これらの先行技術では、本発明に比較してソース耐圧に
よりゲート電圧がクランプされるソース特性を有するだ
め、電子注入のだめの加速電界が得られない。
よりゲート電圧がクランプされるソース特性を有するだ
め、電子注入のだめの加速電界が得られない。
さらに反転特性では、ＰＮ接合のアバランシェ降服のよ
うな充分にホットな電子が得られないため、浮遊ゲート
の負の帯電が少なくゲート閾値の増大も少ない。
うな充分にホットな電子が得られないため、浮遊ゲート
の負の帯電が少なくゲート閾値の増大も少ない。
上述したように、本発明によれば先行技術に比して正お
よび負の電荷の蓄積によるゲート閾値の差が大きく、記
憶装置として有用性、信頼性が著しるしく向上した半導
体装置が実現できる。
よび負の電荷の蓄積によるゲート閾値の差が大きく、記
憶装置として有用性、信頼性が著しるしく向上した半導
体装置が実現できる。
同、この発明に用いられる半導体装置は必要に応じて導
電チャンネル、各導電型領域、材料等を変えることがで
き、例えば浮遊ゲートの材料として多結晶シリコン、モ
リブデン、タングステンのいずれを選ぶか等は自由であ
る。
電チャンネル、各導電型領域、材料等を変えることがで
き、例えば浮遊ゲートの材料として多結晶シリコン、モ
リブデン、タングステンのいずれを選ぶか等は自由であ
る。
第１図Ａ−Ｃは各々本発明の実施に好適な半導体装置の
平面図、ａ−ａ′線およびｂ−ｂ′線の断面図、第２図
は本発明の一実施例の作用効果を示すゲート閾値減少の
特性図、第３図は本発明の一実施例の作用効果を示すゲ
ート閾値増大の特性図である。 尚、図中、１１・・・−導電型の半導体基体領域、１３
・・・逆導電型のドレイン領域、１４・・・ソース領域
、１５・・・高濃度の一導電型領域、ＦＧ・・・浮遊ゲ
ート、Ｇ・・・ゲート電極、Ｄ・・・ドレイン電極、Ｓ
・・・ソース電極、ＳＵＢ・・・基体ゲート電極、２１
〜２４・・・ゲート閾値を負方向へ転移する特性曲線、
３１〜３６・・・ゲート閾値を正方向へ転移する特性曲
線、である。
平面図、ａ−ａ′線およびｂ−ｂ′線の断面図、第２図
は本発明の一実施例の作用効果を示すゲート閾値減少の
特性図、第３図は本発明の一実施例の作用効果を示すゲ
ート閾値増大の特性図である。 尚、図中、１１・・・−導電型の半導体基体領域、１３
・・・逆導電型のドレイン領域、１４・・・ソース領域
、１５・・・高濃度の一導電型領域、ＦＧ・・・浮遊ゲ
ート、Ｇ・・・ゲート電極、Ｄ・・・ドレイン電極、Ｓ
・・・ソース電極、ＳＵＢ・・・基体ゲート電極、２１
〜２４・・・ゲート閾値を負方向へ転移する特性曲線、
３１〜３６・・・ゲート閾値を正方向へ転移する特性曲
線、である。
Claims (1)
- １ 一導電型の半導体基体領域の主表面に逆導電型のド
レインおよびソース領域を有し、該ドレインおよびソー
ス領域間の前記主表面に絶縁被膜を介した浮遊ゲートを
有し、該浮遊ゲートに正又は負の電荷が蓄積されること
によってゲート閾値特性が転移する半導体装置であって
前記浮遊ゲートの直下の前記ソース領域の一部に高濃度
の一導電型領域とのＰＮ接合が形成されて居る半導体装
置の書込に際し、前記ドレイン領域に逆バイアスを供給
し同時に前記ゲートにゲートバイアスを供給して導電チ
ャンネルを形成することにより、ソース電位を上昇して
前記高濃度の一導電型領域とのＰＮ接合を降伏せしめて
前記浮遊ゲートにゲート閾値が増大する性質の一極性の
電荷を注入し、前記ドレイン領域への逆バイアス供給時
に前記ゲートバイアスを下降してドレイン・ソース間を
不導通状態とし、かかる状態においてドレイン接合を降
服する逆バイアスを前記ドレイン領域に印加し前記浮遊
ゲートにゲート閾値が減少する性質の逆極性の電荷を注
入せしめることを特徴とする電荷蓄積型半導体装置の書
込法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49081466A JPS5810866B2 (ja) | 1974-07-16 | 1974-07-16 | 電荷蓄積型半導体装置の書込法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49081466A JPS5810866B2 (ja) | 1974-07-16 | 1974-07-16 | 電荷蓄積型半導体装置の書込法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5110774A JPS5110774A (ja) | 1976-01-28 |
| JPS5810866B2 true JPS5810866B2 (ja) | 1983-02-28 |
Family
ID=13747163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49081466A Expired JPS5810866B2 (ja) | 1974-07-16 | 1974-07-16 | 電荷蓄積型半導体装置の書込法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810866B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140787B2 (ja) * | 1971-09-16 | 1976-11-05 | ||
| JPS4959579A (ja) * | 1972-10-05 | 1974-06-10 |
-
1974
- 1974-07-16 JP JP49081466A patent/JPS5810866B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5110774A (ja) | 1976-01-28 |
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