JPS5811655B2 - バッファ記憶装置のアドレス制御方式 - Google Patents
バッファ記憶装置のアドレス制御方式Info
- Publication number
- JPS5811655B2 JPS5811655B2 JP51053262A JP5326276A JPS5811655B2 JP S5811655 B2 JPS5811655 B2 JP S5811655B2 JP 51053262 A JP51053262 A JP 51053262A JP 5326276 A JP5326276 A JP 5326276A JP S5811655 B2 JPS5811655 B2 JP S5811655B2
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- JP
- Japan
- Prior art keywords
- address
- prefix
- storage device
- buffer storage
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、バッファ記憶装置を有する複数個の中央処理
装置と、１つの主記憶装置とから成るマルチ・プロセッ
サ・システムにおけるバッファ記憶装置のアドレス制御
方式に関する。
装置と、１つの主記憶装置とから成るマルチ・プロセッ
サ・システムにおけるバッファ記憶装置のアドレス制御
方式に関する。
複数個の中央処理装置（ＣＰＵ）で１つの主記憶装置を
共有するマルチ・プロセッサ・システムにおいては、各
ＣＰＵに個有の領域（プリフィックス・エリア）が重複
しないように、各ＣＰＵでプリフィックス変換を行なっ
ている。
共有するマルチ・プロセッサ・システムにおいては、各
ＣＰＵに個有の領域（プリフィックス・エリア）が重複
しないように、各ＣＰＵでプリフィックス変換を行なっ
ている。
プリフィックス・エリアはプログラムからみて各ＣＰＵ
とも同一の固定アドレスを与えられるが、内容は各ＣＰ
Ｕ固有の情報であるので、物理的？こは相異る主記憶ア
ドレスに割りあてる必要がある。
とも同一の固定アドレスを与えられるが、内容は各ＣＰ
Ｕ固有の情報であるので、物理的？こは相異る主記憶ア
ドレスに割りあてる必要がある。
したがって各ＣＰＵはプリフィックス・エリアを独自の
主記憶アドレスに写像し・、プリフィックス・エリアと
写像されたエリアとの間でアドレスのすりかえを行う。
主記憶アドレスに写像し・、プリフィックス・エリアと
写像されたエリアとの間でアドレスのすりかえを行う。
これをプリフィックス変換という。より詳細にこのプリ
フィックス変換について第３図を参照して説明する。
フィックス変換について第３図を参照して説明する。
これについては例えば昭和５０年１０月日立製作所発行
のｒＨＩＴＡＣＭ−１８０／１７０／１６０ ＩＩ処理
装置」（第３版）の３８−１〜３８−４頁にも開示され
ている。
のｒＨＩＴＡＣＭ−１８０／１７０／１６０ ＩＩ処理
装置」（第３版）の３８−１〜３８−４頁にも開示され
ている。
第３図を参照すると、ＣＰＵ０およびＣＰＵ１のプログ
ラムは独自の実アドレスを持っており、これをプリフィ
ックス変換？こより絶対アドレス１こ変換して主配憶装
置をアクセスする。
ラムは独自の実アドレスを持っており、これをプリフィ
ックス変換？こより絶対アドレス１こ変換して主配憶装
置をアクセスする。
各ＣＰＵのプリフィックスエリアは０〜４０９５番地で
あり、ＣＰＵ０の実アドレスでのエリアＡは絶対アドレ
スでエリアＡ′に、ＣＰＵ１の実アドレスでのエリアＣ
は絶対アドレスでエリアＣ′にアドレス付けされる。
あり、ＣＰＵ０の実アドレスでのエリアＡは絶対アドレ
スでエリアＡ′に、ＣＰＵ１の実アドレスでのエリアＣ
は絶対アドレスでエリアＣ′にアドレス付けされる。
そしてＣＰＵ０のプリフィックスエリアがアドレス付け
された絶対アドレスのエリアＡ′ と重なるＣＰＵ０の
エリアＢは絶対アドレスの０〜４０９５番地であるエリ
アＢ′に、またＣＰＵＩのプリフィックスエリアがアド
レス付けされた絶対アドレスのエリアＣ′と重なるＣＰ
ＵＩのエリアＤは絶対アドレスの０〜４０９５番地であ
るエリアＤ／（これはエリアＢ′に等しい）にアドレス
付けされる。
された絶対アドレスのエリアＡ′ と重なるＣＰＵ０の
エリアＢは絶対アドレスの０〜４０９５番地であるエリ
アＢ′に、またＣＰＵＩのプリフィックスエリアがアド
レス付けされた絶対アドレスのエリアＣ′と重なるＣＰ
ＵＩのエリアＤは絶対アドレスの０〜４０９５番地であ
るエリアＤ／（これはエリアＢ′に等しい）にアドレス
付けされる。
このエリア以外はそのまま実アドレスが絶対アドレスと
される。
される。
上記ＣＰＵに於て、バッファ記憶装置を有する場合、従
来技術に於ては、バッファ記憶装置の参照は、プリフィ
ックス変換後のアドレス（絶対アドレス）を用いている
。
来技術に於ては、バッファ記憶装置の参照は、プリフィ
ックス変換後のアドレス（絶対アドレス）を用いている
。
第１図は、かかる従来技術の一構成例を示し、図におい
て、１はアドレス演算器、２はアドレス変換器、３はプ
リフィックス変換器、５はインデックスアレイ、６はバ
ッファ記憶装置、７は比較器であり、自己のＣＰＵによ
りバッファ記憶装置６の読み出しを行なう場合、アドレ
ス演算器１により得られた論理アドレスをアドレス変換
器２により実アドレスに変換し、得られた実アドレスを
プリフィックス変換器３でプリフィックス変換し、変換
したアドレスの一部でインデックスアレイ５を参照して
バッファ記憶装置６からの読み出しを行なう。
て、１はアドレス演算器、２はアドレス変換器、３はプ
リフィックス変換器、５はインデックスアレイ、６はバ
ッファ記憶装置、７は比較器であり、自己のＣＰＵによ
りバッファ記憶装置６の読み出しを行なう場合、アドレ
ス演算器１により得られた論理アドレスをアドレス変換
器２により実アドレスに変換し、得られた実アドレスを
プリフィックス変換器３でプリフィックス変換し、変換
したアドレスの一部でインデックスアレイ５を参照して
バッファ記憶装置６からの読み出しを行なう。
主記憶装置へアクセスする場合も、このプリフィックス
変換後のアドレス（絶対アドレスで行なわれる。
変換後のアドレス（絶対アドレスで行なわれる。
したがって、バッファ記憶装置の読み出しは、プリフィ
ックス変換に要する時間だけ遅れることになり、バッフ
ァ記憶装置の性能の低下をまねいていた。
ックス変換に要する時間だけ遅れることになり、バッフ
ァ記憶装置の性能の低下をまねいていた。
本発明の目的は、バッファ記憶装置の読み出しアドレス
をプリフィックス変換前のアドレスを用いることにより
、バッファ記憶装置の読み出しを早めることにある。
をプリフィックス変換前のアドレスを用いることにより
、バッファ記憶装置の読み出しを早めることにある。
本発明は、バッファ記憶装置の読み出しアドレスは、プ
リフィックス変換前のアドレスを用いてバッファ記憶装
置の読み出し時間を早めるとともに、他のＣＰＵとのブ
ロックキャンセルインターフェースは、プリフィックス
変換後のアドレスを用い、自己のＣＰＵのバッファ記憶
装置のブロックキャンセルを行なう時は、他のＣＰＵか
ら送られてくるブロックキャンセルアドレスをプリフィ
ックス逆変換したのちに、バッファ記憶装置に与える事
を特徴とする。
リフィックス変換前のアドレスを用いてバッファ記憶装
置の読み出し時間を早めるとともに、他のＣＰＵとのブ
ロックキャンセルインターフェースは、プリフィックス
変換後のアドレスを用い、自己のＣＰＵのバッファ記憶
装置のブロックキャンセルを行なう時は、他のＣＰＵか
ら送られてくるブロックキャンセルアドレスをプリフィ
ックス逆変換したのちに、バッファ記憶装置に与える事
を特徴とする。
以下、実施例により本発明の内容を詳細に説明する。
第２図は、本発明に依るアドレス制御方式の構成例で、
図において、１はアドレス演算器、２はアドレス変換器
、５はインデックスアレイ、６はバッファ記憶装置、γ
は比較器、９は読み出しデータレジスタ、１０はプリフ
ィックス変換器である。
図において、１はアドレス演算器、２はアドレス変換器
、５はインデックスアレイ、６はバッファ記憶装置、γ
は比較器、９は読み出しデータレジスタ、１０はプリフ
ィックス変換器である。
自己のＣＰＵによるバッファ記憶装置６の読み出しは、
アドレス演算器１より得られた論理アドレスをアドレス
変換器２により実アドレスに変換し、得られた実アドレ
スの一部で直ちにインディラスアレイ５を参照し、読み
出したデータと残りのアドレスとを比較器７で判定し、
一致していれば、バッファ記憶装置６のデータを読み出
しデータレジスタ９にセットする。
アドレス演算器１より得られた論理アドレスをアドレス
変換器２により実アドレスに変換し、得られた実アドレ
スの一部で直ちにインディラスアレイ５を参照し、読み
出したデータと残りのアドレスとを比較器７で判定し、
一致していれば、バッファ記憶装置６のデータを読み出
しデータレジスタ９にセットする。
一致しなければ、主記憶装置から読み出したデータを主
記憶装置データバス８を通して読み出しデータレジスタ
９にセットする。
記憶装置データバス８を通して読み出しデータレジスタ
９にセットする。
これから明らかなごとく、バッファ記憶装置はプリフィ
ックス変換されない各ＣＰＵが持つ実アドレスのもとで
アクセスされる。
ックス変換されない各ＣＰＵが持つ実アドレスのもとで
アクセスされる。
主記憶装置へのアクセスは従来と同様にプリフィックス
変換を行ない、絶対アドレスのもとで行なう。
変換を行ない、絶対アドレスのもとで行なう。
このプリフィックス変換はプリフィックス変換器３を使
って行なわれ、第３図の例では、ＣＰＵ０の場合ＡはＡ
′に、ＢはＢ′に従来と同様変換される。
って行なわれ、第３図の例では、ＣＰＵ０の場合ＡはＡ
′に、ＢはＢ′に従来と同様変換される。
一方主億装置へ書き込みを行なった時は、アドレス変換
器２より得られた実アドレスをプリフィックス変換器１
０（プリフィックス変換器３と同じ）を通した後、ブロ
ックキャンセルアドレスバス１１を介して他のＣＰＵへ
送る。
器２より得られた実アドレスをプリフィックス変換器１
０（プリフィックス変換器３と同じ）を通した後、ブロ
ックキャンセルアドレスバス１１を介して他のＣＰＵへ
送る。
第２図をＣＰＵＱとすれば、第３図の例で実アドレスエ
リアＡは絶対アドレスエリアＡ′に、実アドレスエリア
Ｂは絶対アドレスエリアＢ′にそれぞれ変換してＣＰＵ
７に送る。
リアＡは絶対アドレスエリアＡ′に、実アドレスエリア
Ｂは絶対アドレスエリアＢ′にそれぞれ変換してＣＰＵ
７に送る。
他のＣＰＵからブロックキャンセルの要求を受けた時は
、ブロックキャンセルアドレスバス４から送られてきた
アドレス（絶対アドレス）をプリフィックス変換器１０
により変換しバッファ記憶装置に与えて、ブロックキャ
ンセルを行なう。
、ブロックキャンセルアドレスバス４から送られてきた
アドレス（絶対アドレス）をプリフィックス変換器１０
により変換しバッファ記憶装置に与えて、ブロックキャ
ンセルを行なう。
例えば第２図をＣＰＵ０とすれば、第３図の例で絶対ア
ドレスエリアＢ’（＝Ｄ’）をＣＰＵ０の実アドレスエ
リアＢに、絶対アドレスエリアＡ、′をＣＰＵ０の実ア
ドレスエリアＡにそれぞれ逆変換して、各ＣＰＵの実ア
ドレスのもとで管理されているバッファ記憶装置をアク
セスする。
ドレスエリアＢ’（＝Ｄ’）をＣＰＵ０の実アドレスエ
リアＢに、絶対アドレスエリアＡ、′をＣＰＵ０の実ア
ドレスエリアＡにそれぞれ逆変換して、各ＣＰＵの実ア
ドレスのもとで管理されているバッファ記憶装置をアク
セスする。
逆変換といえども、第３図から明らおなごとく、ＡとＢ
′１Ａ′とＢは同じアドレス値であるので、ＡをＡ′に
変換することと Ｂ／をＢに逆変換することは全く同じ
操作であり、よってプリフィックス逆変換はプリフィッ
クス変換器３と同じプリフィックス変換器１０を用いて
実現できる。
′１Ａ′とＢは同じアドレス値であるので、ＡをＡ′に
変換することと Ｂ／をＢに逆変換することは全く同じ
操作であり、よってプリフィックス逆変換はプリフィッ
クス変換器３と同じプリフィックス変換器１０を用いて
実現できる。
これによって、例えばＣＰＵ０がＣＰＵ０の実アドレス
エリアＢを書き換えた場合、主記憶装置上の絶対アドレ
スではエリアＢ／（これはＤ′と同じ）を書き換えてお
り、ＣＰＵ１にはエリアＤ′の絶対アドレスを送り、Ｃ
ＰＵ１ではこれをエリアＤに逆変換し、実アドレスのも
とてのエリアＤに対応するＣＰＵ１のバッファ記憶装置
のブロックをブロックキャンセルすることができる。
エリアＢを書き換えた場合、主記憶装置上の絶対アドレ
スではエリアＢ／（これはＤ′と同じ）を書き換えてお
り、ＣＰＵ１にはエリアＤ′の絶対アドレスを送り、Ｃ
ＰＵ１ではこれをエリアＤに逆変換し、実アドレスのも
とてのエリアＤに対応するＣＰＵ１のバッファ記憶装置
のブロックをブロックキャンセルすることができる。
以上のとおり、本発明によれば、バッファ記憶装置の読
み出し時間多こついて、プリフィックス変換に要する時
間だけ減少させることができるので、高速のバッファ記
憶装置を得ることができる。
み出し時間多こついて、プリフィックス変換に要する時
間だけ減少させることができるので、高速のバッファ記
憶装置を得ることができる。
第１図は、従来技術によるバッファ記憶装置のアドレス
制御方式の一溝成例を示す。 第２図は、本発明によるバッファ記憶装置のアドレス制
御方式の一実施例を示す。 第３図はプリフィックス変換を説明する図である。 １・・・・・・アドレス演算器、２・・・・・・アドレ
ス変換器、３・・・・・・プリフィックス変換器、５・
・・・・・インディツクスアレイ、６・・・・・・バッ
ファ記憶装置、７・・・・・・比較器、９・・・・・・
読み出しデータレジスタ、１０・・・・・・プリフィッ
クス変換器。
制御方式の一溝成例を示す。 第２図は、本発明によるバッファ記憶装置のアドレス制
御方式の一実施例を示す。 第３図はプリフィックス変換を説明する図である。 １・・・・・・アドレス演算器、２・・・・・・アドレ
ス変換器、３・・・・・・プリフィックス変換器、５・
・・・・・インディツクスアレイ、６・・・・・・バッ
ファ記憶装置、７・・・・・・比較器、９・・・・・・
読み出しデータレジスタ、１０・・・・・・プリフィッ
クス変換器。
Claims (1)
- １ バッファ記憶装置を有する複数個の中央処理装置と
、１つの主記憶装置とから成るマルチ・プロセッサ・シ
ステムにおいて、各中央処理装置に、プリフィックス領
域と成る与えられた領域との双方向の変換を行なうプリ
フィックス変換器を設け、自己の中央処理装置によるバ
ッファ記憶装置の読み出しは、プリフィックス変換前の
アドレスを用いて行ない、他の中央処理装置へのブロッ
クキャンセルの要求は、プリフィックス変換後のアドレ
スを用いて行ない、他の中央処理装置からブロックキャ
ンセルの要求があった場合には、他の中央処理装置から
送られてくるアドレスをプリフィックス逆変換し、変換
したアドレスでブロックキャンセルを行なうことを特徴
とするアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51053262A JPS5811655B2 (ja) | 1976-05-12 | 1976-05-12 | バッファ記憶装置のアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51053262A JPS5811655B2 (ja) | 1976-05-12 | 1976-05-12 | バッファ記憶装置のアドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52137219A JPS52137219A (en) | 1977-11-16 |
| JPS5811655B2 true JPS5811655B2 (ja) | 1983-03-04 |
Family
ID=12937850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51053262A Expired JPS5811655B2 (ja) | 1976-05-12 | 1976-05-12 | バッファ記憶装置のアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811655B2 (ja) |
-
1976
- 1976-05-12 JP JP51053262A patent/JPS5811655B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52137219A (en) | 1977-11-16 |
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