JPS5813938B2 - 電子式金銭登録機 - Google Patents

Description

【発明の詳細な説明】 本発明は時計回路を有する電子式金銭登録機に関する。

従来、時計機能を備えた電子式金銭登録機が考えられて
いる。

このような電子式金銭登録機では、同一の表示管の金額
表示用及び時刻表示用に兼用するものであり、両者の表
示切換は単に切換スイッチを操作することによってのみ
行なわれるものであった。

このため、切換スイッチによって金銭の登録途中である
にも拘らず時刻が表示される虞れがあった。

これは顧客に対して不信感を抱かせるだけでなく、責任
者（金銭登録機のオペレータ）の誤操作をまねく原因と
もなる。

本発明は上記事情に鑑みてなされたもので、登録中は時
刻情報を表示できないようにし、一人の客に対する登録
操作が終了し、レシートを発行した後の特定キー操作で
時刻情報を表示するようにした電子式金銭登録機を提供
することを目的とする。

以下図面を参照して本発明の一実施例を説明する。

まず第１図により電子式金銭登録機の前面操作部１０の
構成について説明する。

第１図において１１は商品の金額等を置数する金額キー
、１２は各商品に対する部門を指定する部門別キー、１
３ａは削正キー、１３ｂは減算キー、１３Ｃは現在登録
中のデータを一時退避あるいは退避データを呼出すギー
、１３ｄは不加算あるいは両替を指定するキー、１３ｅ
は責任者番号を登録するキー、１３ｆは日時データをセ
ットするキー、１４は入金、出金、クレジット等の信用
売り、貨売りを指示する取引別キー、１５は加算あるい
はトータルを求める場合の小計キー、１６は合計あるい
は釣銭を求めレシートを発行するためのキーである。

また、１７はモードスイッチで、−ＯＦＦＪ、「登録」
、「戻し」、「点検」、「精算」、「設定」の各機能を
切換選択する。

上記モードスイッチ１７におけるｒＯＦＦＪは金銭登録
機を使用していない場合、「登録」は通常の金銭収受操
作を行う場合、「戻し」は金銭登録機へ登録した金銭の
一部を取消す場合、「点検」は記憶データを破壊せずに
読み出す場合、「精算」は記憶データを読み出した後に
クリアする場合、「設定」はプリセット用のデータを設
定する場合に使用される。

次に第２図により本発明のシステム構成について説明す
る。

第２図において２１はＣＰＵ（演算処理装置）で、この
ＣＰＵ２１にはメモリ回路２２及び時計回路２３が、デ
ータＤを転送するデータパスＤＢ、行アドレスＲＡを転
送する行アドレスバスＲＢ、列アドレスＣＡを転送する
列アドレスバスＣＢを介しで接続されている。

上記メモリ回路２２及び時計回路２３はそれぞれ集積回
路によって構成されており、ＣＰＵ２１から送られてく
るチツプイネーブル信号ＣＥ１，ＣＥ２によってチップ
指定が行われると共に読出し／書込み信号Ｒ／Ｗ２によ
って読出しあるいは書込みの指定が行われる。

また、上記ＣＰＵ２１にはデータパスＤＢ及び列アドレ
スＣＢを介してＩ／Ｏポート２４が接続される。

このＩ／Ｏポート２４にはＣＰＵ２１からオペレーショ
ン信号Ｊが与えられる。

そして、上記Ｉ／Ｏポート２４にはキー人力部２５、表
示部２６、印字部２７が接続される。

上記キー人力部２５は、キー操作を行った場合、Ｉ／Ｏ
ポート２４からのタイミング信号ＫＰに従ってキー人力
信号ＫＪをＩ／Ｏポート２４内の入力用バツファ（図示
せず）へ入力する。

また、表示部２６はＩ／Ｏポート２４からのデイジソト
信号ＤＧ及びＩ／Ｏポート２４の表示用バツファ（図示
せず）内のデータをデコードしたセグメント信号ＳＧに
従って表示動作を行う。

印字部２７は例えばラインプリンタで、印字ドラムの印
字位置信号ＴをＩ／Ｏポート２４へ送り、この印字位置
信号ＴとＩ／Ｏポート２４の印字用バツファ（図示せず
）内のデータとの一致によって生じたハンマ駆動信号Ｍ
Ｄにより・ンマを駆動し、レシート用紙並びにジャーナ
ル用紙に対する印字を行っている。

さらに、上記ＣＰＵ２１には列アドレスバスＣＢを介し
てアラーム回路２８が接続される。

このアラーム回路２８はＣＰＵ２１からオペレーション
信号Ｊによって動作が指令され、列アドレスＣＡをデコ
ードしてアラーム信号を発生り，スピーカ２９を駆動す
る。

次に第３図ないし第６図により上記ＣＰＵ２１、時計回
路２３、アラーム回路２Ｂ、メモリ回路２２の詳細につ
いて説明する。

第３図はＣＰＵ２１の詳細を示す回路ブロック図で、図
中３１は各種マイクロ命令がストアされている制御部で
ある。

そして、該制御部３１からは、後述する演算用メモリで
あるＲＡＭ３２の被演算数を記憶しているレジスタの行
アドレスを指定する信号ＳＵ、演算数を記憶しているレ
ジスタの行アドレスを指定する信号ＦＵ、被演算数を記
憶しているレジスタの列アドレスあるいは処理開始列ア
ドレスを指定す泣信号ＳＬ及び演算数を記憶しているレ
ジスタの列アドレスあるいは処理終了列アドレスを指定
する信号ＦＬ、数置コード信号ＣＯ、演算命令、転送命
令等のオペレーションコードＯＰ、自己の次アドレス指
定する信号ＮＡが各々バスラインａ〜ｇを介して並列的
に出力している。

そして、バスラインｇを介して出力する信号ＮＡは、ア
ドレス変換回路３０を介してバツファレジスタ３３に一
時的に記憶される。

バツファレジスタ３３の出力は、アドレス部３４に入力
する。

このアドレス部３４は、バツファレジスタ３３から入力
される信号に従って制御部３１のアドレス指定を行なう
。

また、オペレーションコードＯＰはバスラインｆを介し
てオペレーションデコーダ３５に供給される。

このオペレーションデコーダ３５はオペレーションコー
ドＯＰをデコードしてタイミング制御回路３６へ与える
。

このタイミング制御回路３６は、オペレーションデコー
ダ３５からの指令及びタイミング信号発生回路３７から
与えられるタイミング信号に従ってゲート制御信号がゲ
ート回路３８，３９へ、アツプ／ダウンカウント指令が
カウンタ４０へ、一致検出指令が一致回路４１へ、加算
／減算指令がアダー回路４６へ、判断指令がアドレス変
換回路３０へ、読出し／書込み指令Ｒ／Ｗ１がＲＡＭ３
２へ出力される。

更に、読出し／書込み指令Ｒ／Ｗ２がメモリ回路２２及
び時計回路２３へ、オペレーション信号ＪがＩ／０ボ−
Ｉ２４及びアラーム回路２８へ出力される。

しかして、上記制御部３１から出力される行指定アドレ
スＳＵ及びＦＪは、各々バスラインａ，ｂを介してゲー
ト回路３３に印加され、これらゲート回路３Ｂの出力は
、バスラインｈを介してＲＡＭ３２０行アドレス入力端
子ＵＡに入力する。

また、制御部３１から出力されるＲＡＭ３２０列アドレ
スあるいは処理開始列指定アドレスＳＬ及び列アドレス
あるいは処理終了列指定アドレスＦＬはそれぞれバスラ
インｃ，ｄを介してゲート回路３９に加えられる。

そして、上記ゲート回路３９の出力はバスラインｉに出
力され、ＲＡＭ３２７列アドレス入力端子ＬＡに入力す
ると共に、列アドレスＣＡとして外部に出力される。

また、上記ゲート回路３９の出力は、カウンタ４０へ供
給される。

このカウンタ４０は、所定のタイミング信号によりカウ
ント動作を行うもので、通常はタイミング信号が入力さ
れる毎に１ずつカウントアップするが、タイミング制御
回路３６からダウンカウント指令が与えられた場合には
タイミング信号が入力される毎に１ずつダウンカウント
する。

そして、上記カウンタ４０の出力はＲＡＭ３２０列アド
レス入力端子ＬＡ及び上記外部へ加えられると共に一致
回路４１の一方の入力端に加えられる。

この一致回路４１の他方の入力端には制御部３１からバ
スラインｄに出力される処理終了列指定アドレスＦＬが
与えられる。

この一致回路４１の一致出力はタイミング制御回路３６
へ入力される。

一方上記演算用メモリであるＲＡＭ３２は、例えばＡ，
Ｂ，Ｃのレジスタが設けられている。

このレジスタＡ，Ｂ，Ｃは前記行指定アドレスＦＵある
いはＳＵより出力される行アドレスによってアドレス指
定される。

また、上記各レジスタの桁は前記列指定アドレスＦＬあ
るいはＳＬによって指定され、読出し、書込みはタイミ
ング制御回路３６から出力される読出し／書込み指令Ｒ
／Ｗ１により指定される。

しかして、上記行及び列アドレスによりアドレス指定さ
れた演算数、被演算数、あるいは転送等のために読出さ
れたデータは、出力端子ＯＤより並列４ビットのデータ
として出力され、ゲート回路４２を介［てラツチ回路４
３，４４へ送られる。

そして、上記ラッチ回路４３の出力は、ゲート回路４５
を介してアダー回路４６０入力端ｂに供給されると共に
バツファ４７へ送られる。

このバッファ４７は所定のタイミング信号により入力信
号を読込むもので、その出力は行アドレスＲＡとして外
部に出力される。

また、上記ラッチ回路４４の出力はゲート回路４８を介
してデータバスＤＢに出力されると共にアダー回路４６
の入力端ａ及び所定のタイミング信号により読込み動作
を行うバソファ４９に加えられる。

このバツファ４９に貯えられたデータはデコーダ５０に
よりデコードされ、チツプイネーブル信号ＣＥ１，ＣＥ
２として外部に出力される。

また、上記アダー回路４６の出力端Ｃから出力されるキ
ャリー信号はアダー回路４６の出力端ｄからオア回路５
１を介し取出されるデータと共にアドレス変換回路３０
へ入力される。

さらに、アダー回路４０の出力端ｄから出力されるデー
タは、データ・くスＤＢを介して外部から入力されるデ
ータと共にゲート回路５２に加えられ、このゲート回路
５２の出力はＲＡＭ３２のデータ入力端ＩＤに加えられ
る。

上記ゲート回路５２及び前記ゲート回路３８，３９，４
２，４５，４８は、タイミング制御回路３６から出力さ
れる信号によって制御される。

第４図は時計回路２３の詳細を示す回路図で、図中６１
は例えば３２ｋＨｚの基準パルス信号を発生する発振器
であり、その発振出力は、分周カウンタ６２へ送られて
分周される。

この分周カウンタ６２は例えば１５ビットで構成され、
入力される３２ｋＨｚの信号を順次分周し、最終的にＩ
Ｈｚの信号まで分周する。

そして、上記分周カウンタ６２において分周された８ｋ
ＨｚＡ４ｋＨｚのビット出力はアンド回路６３、２ｋＨ
ｚ〜２５６Ｈｚのビット出力はアンド回路６４、１２８
Ｈｚ〜３２ＨＺのビット出力はアンド回路６５、１６Ｈ
ｚ〜ＩＨｚのビット出力はゼロ検出回路６６に加えられ
る。

このゼロ検出回路６６は分周カウンタ６２の１６Ｈｚ〜
ＩＨｚの全ビット出力がゼロになった状態を検出して″
１″信号を出力するもので、その検出出力はアンド回路
６３〜６５にゲート制御信号として加えられる。

そして、上記アンド回路６３の出力はビットデコーダ６
７、アンド回路６４の出力はデジツ・デコーダ６８、ア
ンド回路６５の出力はワードデコーダ６９に加えられる
。

しかして、上記デジットデコーダ６８及びワードデコー
ダ６９の出力はコン・ロール回路７０へ入力される。

そしてデジットデコーダ６８の出力は、列アドレスとし
てＣＰＵ２１から送られてくる列アドレスＣＡと共にゲ
ート回路７ｌｂへ入力される。

また、ワードデコーダ６９はアンド回路６５を介して入
力される分周カウンタ６２の１２８Ｈｚ及び６４Ｈｚの
ビツ・を出力する出力ラインａ，ｂを備えており、出力
ラインａから出力される信号は読出し／書込み命令とし
てゲート回路７１ｃへ加えられ、出力ラインｂから出力
される信号は行アドレスとしてゲー・回路７１ａに加え
られる。

また上記ゲー・回路７１ＣにはＣＰＵ２１からの読出し
／書込み命令Ｒ／Ｗ２及びチツプイネーブル信号ＣＥ２
がアン−何路８６を介して入力され、ゲート回路７１ａ
にはＣＰＵ２１から行アドレスＲＡが入力される。

上記ゲート回路７１ａ〜７ｌｃは、ゼロ検出回路６６か
ら送られてくるゼロ検出信号によってゲートの切換えが
行われるもので、ゼロ検出信号が１０１の場合はＣＰＵ
２１からのＣＡ，ＲＡ，Ｒ／Ｗ２，ＣＥ２を選択して出
力し、ゼロ検出信号が“１″の場合はデジットデコーダ
６８及びワードデコーダ６９かもの信号を選択して出力
する。

上記ゲート回路７１ａ〜７１ｃの出力はアラーム設定デ
ータ及び現在時刻を記憶するＲＡＭ７２へ入力される。

このＲＡＭ７２は例えば第５図に示すように２行１６列
の構成となっており、０行目には１１列〜０列に年、月
、比，時、分、秒の現在の日付け及び時刻データが書込
まれると共に１５列〜１２列に１０時、時、１０分、分
のタイマ設定データが書込まれる。

また、ＲＡＭ７２０１行目には１５列、１４列に１０３
時、１０２時のタイマ設定データ、１３列〜２列に３種
のアラームＡＬ３〜ＡＬ１の時及び分の時刻データ、０
列目にアラームフラグＡＬＦが書込まれる。

このアラームフラグＡＬＦは、アラーム設定データＡＬ
１〜ＡＬ３が現在時刻に一致したか否かを示すもので、
０列内の３ビツ・を利用しアラーム設定データＡＬ１〜
ＡＬ３が現在時刻に一致した場合にその対応するビツ・
に゛１″信号を七ツ・する。

上記のように構成されたＲＡＭ７２には、第４図に示す
ようにデークバスＤＢにより送られてくる書込みデータ
がゲー・回路７３ａを介して入力され、読出しデータは
ゲー・回路７３ｂを介してｐ−ｓ（並列一直列）変換回
路７４へ送られると共にオール゛１″書込み回路７５へ
入力される。

このオール″１′書込み回路７５は前記ゼＡ検出回路６
６に同期して動作し、ゼロ検出信号が”１″となり、時
計回路２３がＲＡＭ７２のアクセスを行っている際にビ
ジー信号を発生するもので、その出力はデータパスＤ３
に送り出される。

ＣＰＵ２１は時計回路２３０ＲＡＭ７２をアクセスする
際は、上記オール“１″書込み回路７５の出力信号から
時計回路２３の動作状態を判断し、時計回路２３がＲＡ
Ｍ７２を使用していない時にＲＡＭ７２へのアクセスを
行う。

しかして、上記Ｐ−Ｓ変換回路７４の出力は、一致回路
７６に加えられると共に、ワードデコーダ６９の出力に
よって制御されるゲー・回路７７を介して４桁のシフ・
レジスタ７８ａへ入力される。

このシフ・レジスク７８ａの出力は一致回路７６へ送ら
れると共に１１桁のシフトレジスク７８ｂへ入力される
。

このシフトレジスタ７８ｂは各ビット出力がコントロー
ル回路７０へ送られると共に最終ビット出力がハーファ
ダー７９の入力端ａに入力される。

また、このハーファダー７９０入力端ｂにはコン・ロー
ル回路７０から＋１信号がオア回路８０を介して入力さ
れる。

／ーファダー７９のキャリー出力は、１ビッ・の遅延回
路８１及びオア回路８０を介して自己の入力端ｂに加え
られる。

そして、ハーファダ−７９の加算出力は、１桁（４ビツ
Ｅ）のシフ・レジスク７８ｃへ入力される。

このシフ・レジスク７８ｃは各ビツ・出力がコントロー
ル回転７０へ送られると共に最終ビツ・出力がゲー・回
路７７を介してシフトレジスタ７８ａに戻される。

二記各シフ・レジスタ７８ａ〜７８Ｃによって時計レジ
スタ７８が構成され、前記ビツ・デコーダ６７から出力
されるタイミングパルスによってシフ・動作が制御され
る。

そして、前記一致回路７６の出力は一致出力記憶用のフ
リツプフロツプ８２ａ〜８２Ｃへ入力される。

これらのフリツプフロッグ８２ａ〜８２ｃはコン・ロー
ル回路７０からの信号によって動作タイミングが制御さ
れるものでそれぞれ異なるタイミングで動作するように
なっている。

すなわち、ＲＡＭ７２に記憶させた３種のアラームデー
クと現在時刻との一致不一致をフリップフロッグ８２ａ
〜８２ｃに記憶させるようにしている。

上記フリップフロツプ８２ａ〜８２Ｃの出力は、コント
ロール回路７０によってゲート制御される出力ゲー・８
３及びゲート回路８４を介してｓ−ｐ（直列一並列）変
換回路８５へ送られる。

また、このＳ−Ｐ変換回路８５にはシフトレジスタ７８
ｃの出力がゲート回路８４を介して入力される。

上記Ｓ−Ｐ変換回路８５は入力される直列データを兼列
データに変換してゲート回路７３ａを介してＲＡＭ７２
へ送出し、現在時刻及びアラームフラグＡＬＦの書込み
を行う。

ゲー・回路７３ａ，７３ｂはゼロ検出回路６６から送ら
れてくるゼロ検出信号によってゲートの切換えが行なわ
れるもので、ゼロ検出信号が″０″の場合はデータバス
ＤＢに対するデータの授受が行われるようにゲー・を切
換え、ゼロ検出信号が“１″の場合はＰ−Ｓ変換回路７
４及びＳ一Ｐ変換回路８５に対するデータの授受が行な
われるようにゲートを切換える。

上記のように構成された時計回路２３は、最初、キー人
力部２５におけるキー操作に従って現在の日付け及び時
刻データが書込まれる。

すなわち、キー人力部２５において、日付け及び時刻設
定のキー操作を行うことにより、Ｉ／Ｏポート２４内の
入力用バツファ（図示せず）にデータが入力される。

ＣＰＵ２１は前記入力用バツファ内のデータをＲＡＭ３
２へ書き込み、時計回路２３のオール“１″書込み回路
７５からビジー信号が出力されているか否かを検出する
。

この時、ビジー信号が無ければＣＰＵ２１からチップイ
ネーブル信号ＣＥ２、書込み命令Ｒ／Ｗ２、行アドレス
ＲＡ、列アドレスＣＡと共に日付け及び時刻データがＲ
ＡＭ７２に入力され、０行目の１１列〜０列に現在の年
、月、艮，時、分、秒のデータが書込まれる。

また、ＲＡＭ７２には同様にしてアラームデータＡＬＩ
〜ＡＬ３、タイマデータＴＭ等の書込みが行われる。

そしてゼロ検出回路６６でオール“０″が検出され、ゼ
ロ検出信号が“１″となると、ゲート回路７１ａ〜７１
ｃ，７３ａ，７３ｂが時計回路２３内のデータを授受す
るように切換えられ、時計動作が開始される。

すなわち，発振器６１から出力される基準パルス信号は
分周カウンタ６２で分周され、所定の分周出力がアンド
回路６３〜６５及びゼロ検出回路６６へ入力される。

このゼロ検出回路６６は分周カウンタ６２の１６Ｈｚ〜
ＩＨｚの全ビツ・出力が゛０″になった状態を検出して
“１′信号を出力する。

上記分周カウンタ６２の１６Ｈｚ〜ＩＨｚのビット出力
は、１秒毎に１／３２秒間だけ全ビットがＱＯ＋となり
、その時ゼロ検出回路６６から“１″信号が出力されて
アンド回路６３〜６５のゲー・が開かれる。

この結果分周カウンタ６２の所定のビット出力がアンド
回路６３〜６５を介してデコーダ６７〜６９へ入力され
、各デコーダ６７〜６９から各回路へタイミング信号、
アドレスデータが送られる。

すなわち、ビットデコーダ６７の出力は言時レジスタ７
８へシフト信号として送られ、デジッ・デコーダ６８の
出力はコントロール回路７０ヘタイミング信号として送
られると共にゲート回路７ｌｂを介してＲＡＭ７２へ列
アドレスとして送られる。

また、ワードデコーダ６９の出力はコントロール回路７
０ヘタイミング信号として送られると共にゲー・回路７
７へ動作信号として送られる。

さらに、ワードデコーダ６９のラインａ，ｂから出力さ
れる信号は、読出し／書込み指令、行アドレスとしてゲ
ート回路７１ｃ；７１ａを介してＲＡＭ７２へ送られる
。

しかして、ゼロ検出回路６６から”１″信号が出力され
ている間、分周カウンタ６１の１２８Ｈｚ〜３２Ｈｚの
ビット出力は−０００ｊ〜［１１１ｊまで８段階変化す
る。

この８段階のうち例えば最初の４段階のデータすなわち
、１２８Ｈｚ及び６４Ｈｚのビットが「００」「】０」
「０１」「１１」と４段階変化することを利用してＲＡ
Ｍ７２に対するデータの読出し、書込みが行われる。

ワードデコーダ６９は、分周カウンタ６１の１２８Ｈｚ
、６４Ｈｚのピット出力に対応して出力ラインａ，ｔか
ら「００」〜「１１」までの４種の信号を出力する。

まず、最初はワードデコーダ６９の出力ラインａ，ｂの
出力は共に″０”であり、読出しモードでＲＡＭ７２の
Ｏ行目がアドレス指定されると共にデジットデコーダ６
８の出力により列アドレスが指定される。

このためＲＡＭ７２００行目の日付け及び時刻データが
読出され、ゲート回路７３ｂ及びＰ−Ｓ変換回路７４を
介して直列データに変換され、ゲート回路７７を介して
計時レジスタ７８へ入力される。

そして、コントロール回路７０の制御により、・−ファ
ダー回路７９において秒データに＋１される。

次にワードデコーダ６９の出力ラインａから出力される
信号が“１“になり、ＲＡＭ７２に書込み指令を与える
。

この結果計時レジスタ７８に読出されて＋１秒された日
付け及び時刻データがＲＡＭ７２に書込まれろ。

なお、上記＋１秒の動作によって桁上げを生じた場合は
コントロール回路７０の制御によって桁上げ処理が行わ
れる。

次にワードデコーダ６９の出力ラインａ，ｂの出力が「
０１」に変化すると読出しモードでＲＡＭ７２０１行目
が指定され、１行目に記憶されているアラームデータＡ
ＬＩ〜ＡＬ３が読出される。

このアラームデータＡＬＩ〜ＡＬ３はゲート回路７３ｂ
及びＰ−Ｓ変換回路を介して一致回路７６へ加えられる
。

また、この時一致回路７６には計時レジスタ７８に循環
保持されている時及び分の現在時刻がシフトレジスク７
８ａから入力される。

一致回路７６はＲＡＭ７２から読出したアラームデータ
ＡＬ１〜ＡＬ３を現在時刻と順次比較し、一致した場合
に対応するフリツプフロツプ８２８〜８２Ｃに゛ｌ″を
セットする。

次いでワードデコーダ６９の出力ラインａ，ｂの出力が
「１１」に変化するとＲＡＭ７２は１行目が指定されて
いる状態で書込みモードに変わり、フリンプフロツプ８
２ａ−８２ｃの出力Ｊ出力ゲート８３、ゲート回路８４
、ｓ−ｐ変換回路８５、ゲー・回路７３ａを介してＲＡ
Ｍ７２へ送られ、その１行目θ列のアラームフラグＡＬ
Ｆに書込まれる。

従ってＣＰＵ２１はこのアラームフラグの内容を調べる
ことによって現在時刻がアラーム時刻に達したか否かを
判定することができる。

以下同様にして１秒毎に＋１秒の計時動作及びアラーム
データと現在時刻との一致検出が行われる。

第６図は第２図におけるメモリ回路２２の記憶内容を示
すものである。

メモリ回路２２は例えば１６行１６列の構成で、０行目
〜８行目に部門１〜部門８の売上データが記憶される。

例えば０〜７行目の１５〜１２列目には売上商品の単価
、１１〜８列目には売上個数、７〜θ列目には部門別売
上合計が記憶される。

また、メモリ回路２２０８行１列目にはアラーム記憶フ
ラグＦ１、８行０列目にはレシート発行フラグＲＴが記
憶されろ３次に、ある一人の顧客に対する登録が終了し
、レシートを発行した後に、日時キーを操作して現在時
刻を表示する場合の動作を第７図のフローチャートを参
照して説明する。

現在時刻を表示する場合及びアラーム報知を停止させる
場合はキー人力部２５における日時キー１３ｆを操作す
る。

日時キー１３ｆを操作するとＣＰＵ２１はまず第８図の
ステップＡに示すようにメモリ回路２２にレシート発行
フラグＲＴが有るか否かを判定する。

レシート発行フラグＲＴは現／預キー１６又は控／呼キ
ー１３ｃによってレシートが発行された後にｔ１１とな
り、レシート発行後の次の顧客に対する第一置数で″０
”となる。

このステップＡにより無と判定された場合は時刻表示等
の処理は行なわれない。

しかし、ステップＡでレシート発行フラグＲＴが有りと
判定された場合はステップＢに進み、メモリ回路２２に
アラーム記憶フラグＦ１が有りか否かを判定する。

このステップＢでＦ１が有り即ち、アラーム報知が行な
われていると判定されるとステップＣに進み、ＣＰＵ２
１からアラーム回路２Ｂにアラームリセットコードを送
ってアラーム報知を停止させる。

次いでステップＤに示すようにメモリ回路２２のアラー
ム記憶フラグＦ１に“０″を書込み、その後ステップＥ
に進んで時刻回路２３のＲＡＭ７２から現在時刻データ
ＣＬＫを読出し、ＣＰＵ２１内のＡレジスタにセットす
る。

また前記ステップＢでＦ１が無と判定された場合もステ
ップＥに進む。

そしてこのステップＥにおいて、現在時刻データをＡレ
ジスタにセットすると、次のステップＦでそのセツ・デ
ータをＩ／０ポー・２４を介して表示部２６に送り、現
在時刻の表示を行わせる。

以上で現在時刻の表示及びアラーム報知の停止処理を終
了する。

上記実施例では、レシート発行後の日時キーで現在時刻
を表示すると共に、アラーム報知中であればアラーム報
知をも停止させるようにしたもので、アラーム報知の停
止と同時にその時の時刻を表示することができる。

このため、アラーム報知の停止とその時の時刻の表示が
特定キーの操作によって行なわれるため、アラーム停止
時の操作性が一段と向上し、ただちにその時の時刻を確
認することができる。

なお、上記実施例では時、分を表示するようにしたが、
年、月、田曜日、秒等の時刻情報を表示する場合も、本
発明の如くレシート発行後の特定キー操作によって行な
うことができるのは勿論である。

以上のように、本発明では、時計回路を有する電子式金
銭登録機において、同一表示部を電子式金銭登録機の金
額表示用及び時計の年、月、日、曜日、時、分、秒等の
時刻情報表示用に兼用する場合に、一人の客に対する登
録が終了し、レシートを発行した後の特定キー操作で現
在の時刻情報を表示するようにしたもので、登録中の不
用意な時刻情報の表示を防止できるため、操作性及び信
頼性が向上し、また時刻表示用の特定キーを持つことに
より、必要に応じてレシート発行後はいつでも現在の時
刻情報を表示できるため、登録終了後の空き時間に時刻
情報を表示しておけば客へのサービスともなる等種々の
利点を有する電子式金銭登録機を提供できる。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は前面操
作部のキー類配置状態を示す図、第２図は全体的な回路
を示すシステム構成図、第３図は第２図における演算処
理装置（ＣＰＵ）の詳細を示す回路図、第４図は第２図
における時計回路の詳細を示す回路図、第５図は第４図
の時計回路におけるＲＡＭの記憶内容の一例を示す図、
第６図は第２図におけるメモリ回路の記憶内容を示す図
、第７図は本発明の動作を説明するためのフローチャー
・である。 １０・・・・・・操作部、２１・・・ＣＰＵ、２２・・
・・・メモリ回路、２３・・・・・時計回路、２４・・
・・■／０ポー・、２８・・・・・アラーム回路。

Claims (1)

1. 【特許請求の範囲】 １ 金銭に係る登録情報を基に登録動作を行う演算回路
   と時刻を計時する時計回路を備え、前記登録情報及び時
   刻情報を同一の表示部にて切換表示すると共に少な《と
   も前記登録情報を印字部にてレシート発行する電子式金
   銭登録機において、レシート発行後であるか否かの状態
   を記憶する記憶手段と、時刻情報表示用の特定キーと、
   該特定キーが操作された際に、上記記憶手段内の記憶状
   態を検出する検出手段と、該検出手段でレシート発行後
   の状態が検出された際に、−記時計回路より時刻情報を
   読み出し、上記表示部にて表示する手段とを具備してな
   る電子式金銭登録機。 ２ 金銭に係る登録情報を基に登録動作を行う演算回路
   と時刻を計時する時計回路を備え、前記登録情報及び時
   刻情報を同一の表示部にて切換表示すると共に少なくと
   も前記登録情報を印字部にてレシート発行する電子式金
   銭登録機において、レシート発行後であるか否かの状態
   を記憶する記憶手段と、時刻情報表示用の特定キーと、
   該特定キーが操作された際に、上記記憶手段内の記憶状
   態を検出する検出手段と、該検出手段でレシート発行後
   の状態が検出された際に、上記時計回路より時刻情報を
   読み出し、上記表示部にて表示する手段と、前記時計回
   路の時刻情報と設定された時刻情報との一致により動作
   するアラーム回路とを具備し、前記特定キーの操作時に
   アラームの報知を停止すると共に時刻情報を表示するこ
   とを特徴とする電子式金銭登録機。