JPS5816340B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS5816340B2 JPS5816340B2 JP51032833A JP3283376A JPS5816340B2 JP S5816340 B2 JPS5816340 B2 JP S5816340B2 JP 51032833 A JP51032833 A JP 51032833A JP 3283376 A JP3283376 A JP 3283376A JP S5816340 B2 JPS5816340 B2 JP S5816340B2
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- JP
- Japan
- Prior art keywords
- fuse
- electrode wiring
- memory device
- semiconductor memory
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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Description
【発明の詳細な説明】
本発明は、ヒユーズ方式のプログラム可能半導体記憶装
置Ｐ−ＲＯＭを製造するのに好適な半導体装置の製造方
法に関する。
置Ｐ−ＲＯＭを製造するのに好適な半導体装置の製造方
法に関する。
一般に、ヒユーズ方式のＰ−ＲＯＭは、接合破壊型のＰ
−ＲＯＭに比較して、小電流で溶断できること、エミッ
タ結合型論理回路ＥＣＬにも適用できること等の利点が
ある。
−ＲＯＭに比較して、小電流で溶断できること、エミッ
タ結合型論理回路ＥＣＬにも適用できること等の利点が
ある。
第１図は、ヒユーズ方式Ｐ−ＲＯＭの要部回路図で、Ｗ
ｏ ｔ Ｗｌ・・・・・・・・・はワード線、ｂｏ、ｂ
ｌ・・−・・・・・・はビット線、Ｑｘ 、Ｑ２”・
・・・・・・・はトランジスタ、Ｆ１Ｆ２・・・・・・
・・・はトランジスタＱｔ 、Ｑ２・・・・・・・・・
とビット線す。
ｏ ｔ Ｗｌ・・・・・・・・・はワード線、ｂｏ、ｂ
ｌ・・−・・・・・・はビット線、Ｑｘ 、Ｑ２”・
・・・・・・・はトランジスタ、Ｆ１Ｆ２・・・・・・
・・・はトランジスタＱｔ 、Ｑ２・・・・・・・・・
とビット線す。
、ｂｌ・・・・・・・・・との間に挿入されるヒユーズ
、ＢＯ６はビット線出力バッファー回路である。
、ＢＯ６はビット線出力バッファー回路である。
ヒユーズＦ１． Ｆ２・・・・・・・・・は、通常、多
結晶シリコン或いはニッケル・クロム合金等の薄膜の一
部に「くびれ」を形成し、両端をアルミニウムの配線に
接続して形成される。
結晶シリコン或いはニッケル・クロム合金等の薄膜の一
部に「くびれ」を形成し、両端をアルミニウムの配線に
接続して形成される。
第２図は、第１図回路に於ける１記憶素子、例えば、ト
ランジスタＱ１とヒユーズＦ１の構造を表わす説明図で
あり、１は例えばＰ型半導体基板、１′はｎ型エピタキ
シャル層、２は共通ベース領域、３はエミッタ領域、４
は二酸化シリコン等の絶縁層、４Ａはエミッタ電極コン
タクト窓、５は多結晶シリコンあるいはニッケル・クロ
ム合金環ノヒューズ、６は電極配線、７は酸化物層をそ
れぞれ示す。
ランジスタＱ１とヒユーズＦ１の構造を表わす説明図で
あり、１は例えばＰ型半導体基板、１′はｎ型エピタキ
シャル層、２は共通ベース領域、３はエミッタ領域、４
は二酸化シリコン等の絶縁層、４Ａはエミッタ電極コン
タクト窓、５は多結晶シリコンあるいはニッケル・クロ
ム合金環ノヒューズ、６は電極配線、７は酸化物層をそ
れぞれ示す。
この構成に於いて、基板１（コレクタ）、領域２、領域
３はトランジスタＱ１ を形成する。
３はトランジスタＱ１ を形成する。
ヒユーズ５は絶縁層４上に多結晶シリコンあるいはニッ
ケル・クロム合金等を気相成長法、蒸着法等を適用して
薄膜に形成し、これをパターニングして作製する。
ケル・クロム合金等を気相成長法、蒸着法等を適用して
薄膜に形成し、これをパターニングして作製する。
電極配線６は、全面に例えばアルミニウムを蒸着し、こ
れをパターニングして形成するもので、エミッタ電極窓
４Ａからヒユーズ５の一端へ延び、更にヒユーズ５の他
端から図示しないビット線へと延びている。
れをパターニングして形成するもので、エミッタ電極窓
４Ａからヒユーズ５の一端へ延び、更にヒユーズ５の他
端から図示しないビット線へと延びている。
酸化物層７は、例えば気相成長法を適用して形成され、
電極配線６及びヒユーズ５等の全面を覆って絶縁及び表
面保護を行なう。
電極配線６及びヒユーズ５等の全面を覆って絶縁及び表
面保護を行なう。
斯かるＰ−ＲＯＭに書込みを行なうには、例えば、トラ
ンジスタＱ１に電流を流してヒユーズＦ１を溶断するこ
とに依り、”１”或いは”０”を書込むようにしている
。
ンジスタＱ１に電流を流してヒユーズＦ１を溶断するこ
とに依り、”１”或いは”０”を書込むようにしている
。
ところで、この書込みを容易にするためには、ヒユーズ
Ｆ１． Ｆ２・・・・−・・・・、例えばヒユーズ５の
膜厚を薄く形成しなげればならない。
Ｆ１． Ｆ２・・・・−・・・・、例えばヒユーズ５の
膜厚を薄く形成しなげればならない。
また、ヒユーズ５は適当な抵抗値を持たないと発熱しな
いので溶断できなくなる。
いので溶断できなくなる。
しかしながら、ヒユーズ５の膜厚を薄く形成する場合、
各製造ロット毎に常に膜厚を均一にすることは困難であ
り、従って、その抵抗値も各製造ロット毎に不均一にな
り、定められた電流を流しても書込み不能である場合が
生スル。
各製造ロット毎に常に膜厚を均一にすることは困難であ
り、従って、その抵抗値も各製造ロット毎に不均一にな
り、定められた電流を流しても書込み不能である場合が
生スル。
そこで、ヒユーズ５の抵抗値をどの製造ロットにおいて
も所定値になるよう調整しておく必要がある。
も所定値になるよう調整しておく必要がある。
特にヒユーズ材料が厚く被着されてしまった場合にその
抵抗値を低下させなければならない。
抵抗値を低下させなければならない。
本発明は、ヒユーズ方式のＰ−ＲＯＭに於けるヒユーズ
の膜厚及び抵抗値を容易に調整できるようにすることを
目的とし、ヒユーズ方式のプログラム可能半導体記憶装
置の製造方法において、絶縁層を有し、且つ、必要諸領
域が形成された半導体基板（或いは層）上にヒユーズを
形成し、次いで電極配線を形成し、しかる後、前記電極
配線上に該電極配線のパターニング時のマスク層を残し
たまま前記ヒユーズの少なくとも一部を陽極酸化する工
程が含まれることを特徴とする半導体記憶装置の製造方
法、を提供するもので、以下、これを詳細に説明する。
の膜厚及び抵抗値を容易に調整できるようにすることを
目的とし、ヒユーズ方式のプログラム可能半導体記憶装
置の製造方法において、絶縁層を有し、且つ、必要諸領
域が形成された半導体基板（或いは層）上にヒユーズを
形成し、次いで電極配線を形成し、しかる後、前記電極
配線上に該電極配線のパターニング時のマスク層を残し
たまま前記ヒユーズの少なくとも一部を陽極酸化する工
程が含まれることを特徴とする半導体記憶装置の製造方
法、を提供するもので、以下、これを詳細に説明する。
第３図は本発明一実施例に依り作製したＰ−ＲＯＭの要
部側断面図、第４図は同じくその要部平面図である。
部側断面図、第４図は同じくその要部平面図である。
図では、第２図に関して説明した部分と同部分を同記号
で示しである。
で示しである。
第３図及び第４図に表わされているＰ−ＲＯＭが第２図
従来例と相違する点は、予め被着される際所望の厚さ以
上に被着されてしまったヒユーズ５０表面が陽極酸化さ
れて酸化膜５Ａが形成されている点であり、これに依り
、該ヒユーズ５の膜厚及び抵抗値が調整されている。
従来例と相違する点は、予め被着される際所望の厚さ以
上に被着されてしまったヒユーズ５０表面が陽極酸化さ
れて酸化膜５Ａが形成されている点であり、これに依り
、該ヒユーズ５の膜厚及び抵抗値が調整されている。
尚、５Ｂは「くびれ」を示している。
次に、第３図に見られるＰ−ＲＯＭの製造工程を説明す
る。
る。
（１） 通常の技法に依り、Ｐ型シリコン基板１上に
形成されたＮ型エピタキシャル層１′にＰ型ベース領域
２、二酸化硅素（Ｓ１０２）等の絶縁層４を形成する。
形成されたＮ型エピタキシャル層１′にＰ型ベース領域
２、二酸化硅素（Ｓ１０２）等の絶縁層４を形成する。
（２）気相成長法を適用し、絶縁層４上に多結晶シリコ
ン膜を形成する。
ン膜を形成する。
その厚さは、例えば５００〔入〕とする。
しかしながら製造上の不均一分布により、製造ロットに
よっては７００〔入〕程の厚さとなってしまい、その抵
抗値の低下を招くことになる。
よっては７００〔入〕程の厚さとなってしまい、その抵
抗値の低下を招くことになる。
（３）通常のフォト・エツチング法を適用し、また、エ
ツチング液として濃硝酸（ＨＮＯ３）上製弗酸（ＨＦ）
上製酢酸（ＣＨ３ＣＯＯＨ）を用い、前記多結晶シリコ
ン膜をパターニングしてヒユーズ５を形成する。
ツチング液として濃硝酸（ＨＮＯ３）上製弗酸（ＨＦ）
上製酢酸（ＣＨ３ＣＯＯＨ）を用い、前記多結晶シリコ
ン膜をパターニングしてヒユーズ５を形成する。
尚、「くびれＪ５Ｂの幅は５〜１０〔μｍ〕である。
（４）通常のフォト・エツチング法を適用し、また、エ
ツチング液として弗酸を用い、前記絶縁層４をパターニ
ングして多数のエミッタ電極窓４Ａを形成する。
ツチング液として弗酸を用い、前記絶縁層４をパターニ
ングして多数のエミッタ電極窓４Ａを形成する。
（５）気相成長法を適用し、全面に燐硅酸ガラスＰＳＧ
層を形成し、熱処理を施すと、燐硅酸ガラス層が不純物
拡散源となり、多数のエミッタ領域３が形成され、同時
にヒユーズ５は導電性を付与される。
層を形成し、熱処理を施すと、燐硅酸ガラス層が不純物
拡散源となり、多数のエミッタ領域３が形成され、同時
にヒユーズ５は導電性を付与される。
（６）燐硅酸ガラス層を弗酸系エツチング液にて除去す
る。
る。
（力 例えば蒸着法を適用し、全面にアルミニウム層を
５０００Ｃ人〕の厚さに形成する。
５０００Ｃ人〕の厚さに形成する。
（８）通常のフォト・エツチング法を適用して前記アル
ミニウム層をパターニングして電極配線６を形成する。
ミニウム層をパターニングして電極配線６を形成する。
（９）電極配線６を形成した後、その上のフォト・レジ
スタ層（図示せず）をそのまま残しておき、半導体基板
に電源の陽極を接続し、陽極酸化液（化成液）中に白金
等の陰極を配置し、半導体基板を化成液中に浸漬して、
前記フォト・レジスト層に覆われていないヒユーズ５０
表面を陽極酸化してその膜厚及び抵抗値の調整を行なう
。
スタ層（図示せず）をそのまま残しておき、半導体基板
に電源の陽極を接続し、陽極酸化液（化成液）中に白金
等の陰極を配置し、半導体基板を化成液中に浸漬して、
前記フォト・レジスト層に覆われていないヒユーズ５０
表面を陽極酸化してその膜厚及び抵抗値の調整を行なう
。
この時、化成電流はシリコン基板から前記ビット線出力
バッファー回路のトランジスタ（第１図Ｑ５− Ｑａ
）のコレクタ領域を介してこれに直列に接続されたヒユ
ーズ部分を流れ、該ヒユーズの表面が陽極酸化される。
バッファー回路のトランジスタ（第１図Ｑ５− Ｑａ
）のコレクタ領域を介してこれに直列に接続されたヒユ
ーズ部分を流れ、該ヒユーズの表面が陽極酸化される。
すなわち、第５図に示すような構造において、Ｐ型シリ
コン基板１上の、トランジスタＱ５ ｔＱ６のＮ型コレ
クタ領域１′及びＮ十型コレクタコンタクト領域８を介
して、ヒユーズ５に電流が流れ、化成液に接した該ヒユ
ーズ５０表面が陽極酸化される。
コン基板１上の、トランジスタＱ５ ｔＱ６のＮ型コレ
クタ領域１′及びＮ十型コレクタコンタクト領域８を介
して、ヒユーズ５に電流が流れ、化成液に接した該ヒユ
ーズ５０表面が陽極酸化される。
なお、同図において、９はＮ十型埋没層、１０はＰ十型
アイソレーション領域である。
アイソレーション領域である。
また、陽極酸化液（化成液）としては、濃度３０〔重量
％〕程の燐酸系液を用いることができる。
％〕程の燐酸系液を用いることができる。
この結果、一枚の半導体基板上に形成された各々のヒユ
ーズは、全て半導体基板から共通に供給される化成電流
によりほぼ同一条件でその表面から陽極酸化され、陽極
酸化皮膜が形成される。
ーズは、全て半導体基板から共通に供給される化成電流
によりほぼ同一条件でその表面から陽極酸化され、陽極
酸化皮膜が形成される。
従ってヒユーズは、該陽極酸化皮膜の生成された量だけ
ヒユーズの導体としての有効な部分が減少し、抵抗値が
増加する。
ヒユーズの導体としての有効な部分が減少し、抵抗値が
増加する。
例えば前記多結晶シリコンからなるヒユーズにおいては
導体としてのヒユーズ部分の厚さがｓ ｏ ＯＣＡ’
）となるよう２００〔入〕の厚さを陽極酸化する。
導体としてのヒユーズ部分の厚さがｓ ｏ ＯＣＡ’
）となるよう２００〔入〕の厚さを陽極酸化する。
この時、陽極酸化電圧、電流及び時間は、予め求められ
ている陽極酸化条件により、上記ヒユーズ材料の所望の
厚さ分だけ陽極酸化されるようその値を決定する。
ている陽極酸化条件により、上記ヒユーズ材料の所望の
厚さ分だけ陽極酸化されるようその値を決定する。
なお、この陽極酸化処理の際、フォト・レジスト層に覆
われないアルミニウム電極配線６の側面も陽極酸化され
るが、該電極配線６０幅方向にとっては極めて微かな量
であって、該電極配線６の抵抗の実質的な増加を招くこ
とはない。
われないアルミニウム電極配線６の側面も陽極酸化され
るが、該電極配線６０幅方向にとっては極めて微かな量
であって、該電極配線６の抵抗の実質的な増加を招くこ
とはない。
αＯ）フォト・レジスト層を除去し、必要に応じて全面
に保護兼絶縁層を形成する。
に保護兼絶縁層を形成する。
前記実施例ではヒユーズ材として多結晶シリコンを用い
たが、これは、ニッケル・クロム合金を用いても同様な
効果が得られる。
たが、これは、ニッケル・クロム合金を用いても同様な
効果が得られる。
この場合化成液としては、硝酸第２セリウムアンモンの
水溶液を用いることができる。
水溶液を用いることができる。
また、ヒユーズ材をアルミニウム電極配線６の下側全面
に形成し、溶断されるべきヒユーズ部分に「くびれＪ５
Ｂを形成し、上層の電極配線部及びヒユーズ表面を連続
して陽極酸化することも可能である。
に形成し、溶断されるべきヒユーズ部分に「くびれＪ５
Ｂを形成し、上層の電極配線部及びヒユーズ表面を連続
して陽極酸化することも可能である。
このような電極構造とすると、トランジスタＱ１〜Ｑ４
及びトランジスタロ５〜Ｑ６等において、アルミニウム
の電極配線６０食込みに依るエミッタ・ベース接合の破
壊が回避される。
及びトランジスタロ５〜Ｑ６等において、アルミニウム
の電極配線６０食込みに依るエミッタ・ベース接合の破
壊が回避される。
以上の説明で判るように、本発明に依れば、ヒユーズ切
断型のＰ−ＲＯＭに於いて、ヒユーズを）溶断し易いよ
うに薄膜で形成し、その膜厚及び抵抗値の製造ロット間
の不均一を補償するため、所望の値より厚い膜厚を有し
、抵抗値の低いヒユーズを有する半導体基板上の、該ヒ
ユーズの表面を陽極酸化することに依り膜厚及び抵抗値
を正確に調整する。
断型のＰ−ＲＯＭに於いて、ヒユーズを）溶断し易いよ
うに薄膜で形成し、その膜厚及び抵抗値の製造ロット間
の不均一を補償するため、所望の値より厚い膜厚を有し
、抵抗値の低いヒユーズを有する半導体基板上の、該ヒ
ユーズの表面を陽極酸化することに依り膜厚及び抵抗値
を正確に調整する。
従って、各ロットにおいて得られたＰ−ＲＯＭのいずれ
であっても、所定値の書込み電流を流すことに依り、確
実に書込みを行なうことができる。
であっても、所定値の書込み電流を流すことに依り、確
実に書込みを行なうことができる。
□ 第１図はＰ−ＲＯＭの要部回路図、第２図はＰ−Ｒ
ＯＭの要部構造の側断面図、第３図は本発明一実施例に
依り製造したＰ−ＲＯＭの要部側断面図、第４図は同じ
く要部平面図、第５図は要部側断面図をそれぞれ表わす
。 図に於いて、１は基板（或は層）、２はベース領域、３
はエミッタ領域、４は絶縁層、５はヒユーズ、５Ａは陽
極酸化膜、５Ｂは「くびれ」、６は電極配線をそれぞれ
示す。
ＯＭの要部構造の側断面図、第３図は本発明一実施例に
依り製造したＰ−ＲＯＭの要部側断面図、第４図は同じ
く要部平面図、第５図は要部側断面図をそれぞれ表わす
。 図に於いて、１は基板（或は層）、２はベース領域、３
はエミッタ領域、４は絶縁層、５はヒユーズ、５Ａは陽
極酸化膜、５Ｂは「くびれ」、６は電極配線をそれぞれ
示す。
Claims (1)
- １ ヒユーズ方式のプログラム可能半導体記憶装置の製
造方法において、絶縁層を有し、且つ、必要諸領域が形
成された半導体基板（或いは層）上にヒユーズを形成し
、次いで電極配線を形成し、しかる後、前記電極配線上
に該電極配線のパターニング時のマスク層を残したまま
前記ヒユーズの少なくとも一部を陽極酸化する工程が含
まれることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51032833A JPS5816340B2 (ja) | 1976-03-24 | 1976-03-24 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51032833A JPS5816340B2 (ja) | 1976-03-24 | 1976-03-24 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52115674A JPS52115674A (en) | 1977-09-28 |
| JPS5816340B2 true JPS5816340B2 (ja) | 1983-03-30 |
Family
ID=12369813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51032833A Expired JPS5816340B2 (ja) | 1976-03-24 | 1976-03-24 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816340B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199957U (ja) * | 1987-12-23 | 1989-07-05 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60135900U (ja) * | 1984-12-26 | 1985-09-09 | セイコーエプソン株式会社 | 半導体記憶装置 |
| KR100855832B1 (ko) * | 2002-07-18 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체소자의 리페어방법 |
-
1976
- 1976-03-24 JP JP51032833A patent/JPS5816340B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199957U (ja) * | 1987-12-23 | 1989-07-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52115674A (en) | 1977-09-28 |
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