JPS5816766B2 - 選局装置 - Google Patents

Description

【発明の詳細な説明】 本発明は揮発性メモリに選局用電圧を２値信号の形で記
憶させた選局装置に関するものであり、内蔵電池を設け
て揮発性メモリを常に記憶状態にする必要がなく、しか
も、揮発性メモリに記憶させる場合に必要とする鋸歯状
波電圧をより簡単な手段で得られるようにしようとする
ものである。

電子チューナの選局電圧を２値信号の形でディジタルメ
モリに記憶させて読み出す方式の選局装置において、デ
ィジタルメモリとして不揮発性のＥＦＲＯＭを用いると
一般家庭で使用する際、各局を順次受信しその電圧を記
憶させるという操作が必要であり、又、ＥＰＲＯＭはコ
ストが高く、信頼性にも問題があり、あまり普及してい
ないのが現状である。

またＥＰＲＯＭの場合、書込、消去時間がＭＮＯＳでも
各１００ ｍ ｓｅｃと長く、書換えに要する時間も相
当長くなっている。

他方、揮発性メモリは書込、消去共１００〜５００ｎｓ
ｅｃと十分短いのでＥＰＲＯＭよりも好ましいが、電源
を常に供給する必要がある為、受像機に電池を内蔵しな
ければならないという欠点がある。

そこで本発明は揮発性メモリで書込時間を短縮し、しか
も電源投入毎に書込む事により電池を不要にしようとす
るものであり、チューナの可変容量ダイオードに選局電
圧発生回路より各受信チャンネルに応じた直流電圧を供
給するようにし、各受信チャンネルに応じた直流電圧を
２値信号の状態で揮発性メモリに記憶して選局指令信号
によって記憶内容を読み出して上記選局電圧発生回路に
供給し、電源スィッチを投入する毎に動作する自動書込
回路を設け、この自動書込回路の動作とによって、電源
投入時選局電圧発生回路より鋸歯状波電圧を発生して、
チューナを自動掃引状態とし、この自動掃引時に得られ
る各受信チャンネルに応じた２値信号を上記揮発性メモ
リに書き込むよう構成し、上記ｉ歯状波を、揮発性メモ
リに２値信号を供給するバイナリカウンタの出力のうち
上位数ビットを元にして階段波電圧を発生し、残の下位
数ビットを元にして一定周期で繰返す鋸歯状波を作り、
この鋸歯状波を上記階段波と合成することを特徴とする
ものである。

以下本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例のブロック図である。

１は直流電圧が、同調素子である可変容量ダイオードに
印加されて同調数波数が制御される電子チューナ、２は
映像中間周波増幅回路、３は映像検波回路、４は同期分
離回路、５は偏向出力回路、６はチューナ１への選局電
圧発生回路、７は選局電圧を１３ビツトの信号でメモリ
する揮発性メモリ回路で内部に揮発性メモリ、エンコー
ダ、セレクタ、カウンタを含んでいる。

揮発性メモリはここではＣＭＯ８のスタティックＲＡＭ
を考える。

８は選局ボタンで、仮に１２ケのボタンがあるものとす
る。

９は本発明の自動書込み回路で、電源スィッチ１４がオ
ンなる時、即ち主電源回路１３の出力に電圧が現われた
時、受信可能な全チャンネルのデータを１回だけ揮発性
メモリ回路７へ書込ませる回路である。

１０は同調検出回路で、音声キャリアを音声キャリア検
出回路１７で検出し、かつ映像搬送波を映像搬送波発生
回路１８で検出した時に、出力パルスを発生し、自動書
込回路９を駆動して書込みを行なう。

書込み終了後次のチャンネルを受信するまで選局電圧を
掃引させる。

１１はＡＧＣ及びチューナのローカルＡＦＣと、ＶＩＰ
、ＲＦのＡＧＣの時定数の切換回路である。

１２は手動書込スイッチであり、このスイッチ１２を閉
じると書込状態にすることができる。

１３は主電源回路で各種の直流電圧を出力し、各部へ供
給する。

１４は電源スィッチで通常テレビ。ジョンセットの前面
に設げである。

１５は１００ボルトＡＣへ接続されるプラグ、１６は映
像出力回路でこの回路の出力をカラー陰極線管１９へ供
給して、カラー画像を得る。

１〜１９中９〜１２と１７．１８以外は通常の電子チュ
ーナ付カラー・テレビと同一である。

次に、自動書込みの動作について第２図と共に説明する
。

先ず電源スィッチ１４をオンにすると揮発性メモリ回路
７へは直流電圧が供給され、メモリ可能な状態になる。

これと同時に自動書込回路８のオン検出回路２１Ｄの出
力にパルスが現われ、単安定マルチバイブレータ２１Ｍ
をトリガーする。

この単安定マルチバイブレータ２１Ｍの出力は１００ｍ
５〜１μｓｅｃ で十分である。

単安定マルチバイブレータ２１Ｍの出力発生までに、電
源スイツチ１４０オンから△Ｔだけの遅れがある。

単安定マルチバイブレータ２１Ｍの出力はＮＯＲゲート
２２で反転され、フリップフロップ２３がセットされ、
このフリップフロップ２３のＱが高レベルｑが低レベル
となる。

一方音声キャリア検出回路１７、映像キャ゛リア検出回
路１８に出力が存在しないとき、同調検出回路１００レ
ベル変換回路３０３１の出力は低レベルであり、ＮＡＮ
Ｄゲート３２の出力は高レベルである。

従って単安定マルチバイブレータ３３Ｍの出力も高レベ
ルである。

従って、離調状態のときには同調検出回路１０の出力は
高レベルとなる。

このときＮＡＮＤゲート２４は導通可能な状態となる。

このＮＡＮＤゲート２４には正方向の水平パルスが加え
られているので、電源スィッチ１４が時刻Ｔ。

で投入されたものとすれば、Ｔｏ十△Ｔ＝Ｔ１から、■
パルスを通過させ、１３ビットのバイナリカウンタ２５
はＨパルスをカウントし始める。

２５としては例えば集積回路素子５Ｎ７４ＬＳ９３を４
ヶ直列に接続し、２１３出力をバイナリカウンタ２５の
クリア端子及びＮＡＮＤゲート２８へ供給しておけばよ
い。

さて、Ｈパルス６３．５μｓｅｃ 毎に存在するので、
バイナリカウンタ２５でＨパルス２１３個数えるに必要
な時間は ６３．５ｘｌＯ−６Ｘ１．０２４Ｘ８＝０．５２秒とな
る。

通常のテレビの電子チューナーではバンド切替でＶＨＦ
のローバンド、バイバンド、ＵＨＦバンドに分けられて
いるので理想的には０．５２×３キ１，６秒で全チャン
ネルの書込みが行える事になる。

さて、ＮＯＲゲート２２の出力で７リツプフロツプ３４
３５がクリアされるので、ＡＮＤゲー）・３６の出力が
高レベルになり、（ＡＮＤゲート３γ、３８これらは低
レベルである。

）フリップフロップ２３０り出力により、セレクタ３９
はチューナ８の出力の替りにＡＮＤゲ−ト３６〜３８の
出力をチューナ１へ供給する事になる。

従って、時刻Ｔ、＝Ｔ十△Ｔ以降は先ずＶＨＦローバン
ドの３チャンネルを掃弓１する。

バイナリカウンタ２５の出力はＡＮＤゲー）２６Ａ〜２
６Ｍの１３個のゲートを介して、揮発性メモリ７ａ及び
ディジタルアナログコンバータ２９へ供給される。

揮発性メモ’Ｊ７ａは１６ビツト並列の入出力端子を有
するＣＭＯＳメモリである。

バイナリカウンタ２５０１３ビツトの出力は、入力パル
スの数を２値で表わしているので、２９はパルスの総数
に比例した直流電圧を発生するディジタル・アナログ・
コンバータとなっている。

パルス数０がＯｖとし、２１３個が３２Ｖとすると、こ
の間に１〜３チヤンネルが存在する。

便宜上チューナ１の可変容量ダイオードの容量が直流逆
バイアスに対して直線的に変化するものとすれば、２０
４８Ｈ毎に１．２．３０３チヤンネルを受信することに
なる。

東京地区では１及び３チヤンネルが受信される。

時刻Ｔ１から２０４．８Ｈ即ち０．１３秒後（Ｔ２ と
する）に「１」チャンネルを受信し、同調検出回路１０
のＮＡＮＤ回路３２の出力が低レベルになって、単安定
マルチバイブレータ３３Ｍを駆動する。

このマルチバイブレータ３３Ｍのパルス巾を約２μｓｅ
ｃとすると、この間ＮＡＮＤゲート２４は遮断される。

これと同時に負論理、ＡＮＤゲー）３３Ｇの出力で揮発
性メモリ７ａのＷ／Ｒ端子が低レベルとなって、その時
のバイナリ−カウンタ２５の出力が１３ビツトで揮発性
メモ’） −７ａに書込まれる。

揮発性メモリ７ａの書込みアドレスは、カウンタ２７ｃ
で決められ、単安定マルチバイブレータ３３Ｍの出力が
１つ目敏、選局ボタン８の第１ポジシヨンの場合と同じ
アドレスとなる。

次に、単安定マルチバイブレーク３３Ｍの出力が高レベ
ルに戻ると、カウンタ２５は、再びカウントを開始し、
Ｔ２から２０４８Ｈ後に、「２」チャンネルになるが、
同調検出回路１００のＮＡＮＤゲート３２の出力が変化
しないので更に２０４８Ｈ後に、「３」チャンネルに同
調し、再び、単安定マルチバイブレータ３３Ｍの出力が
約２μｓｅｃ低レベルとなって、揮発性メモリ７ヘパイ
ナリカウンタ２５の出力が書込まれる。

書込みアドレスは単安定マルチバイブレータ３３Ｍの出
力が２個目故、選局ボタン８の第２ポジシヨンの場合と
同じアドレスになる。

なお、セレクタ２７Ｓはフリップフロップ２３のｑで制
御され単安定マルチバイブレータ３３Ｍの出力をカウン
トしたアドレスを揮発性メモリ７ａに供給している。

「３」チャンネルの書込み終了までの時間は２０４８Ｈ
＋２ μｓｅｃ＋４０９６Ｈ＋ ２μｓ ｅ ｃ哄０．
３９秒であり、更に２０４８Ｈ後にバイナリカウンタ２
５の２１３出力が高レベルとなって、揮発性メモリ２５
をクリアしく時刻Ｔ１とする）かつフリップフロップ３
４をセットする。

従って、フリップフロップ３４のＱが高レベルとなり、
Ｑが低レベルとなって、ＡＮＤゲート３７の出力が高レ
ベルとなる。

フリップフロップ３５の端子にフリップフロップ３４の
Ｑ出力が加えられているので、このときフリップフロッ
プ３５はセットされず、次のセット信号でセットされる
。

従って、チューナ１のバンド切替はＶＨＦバイバンドと
なる。

ＶＨＦバイバンドは４〜１２０９チヤンネルあるので、
約８２０Ｈ毎に１チヤンネル受信となる。

即ち、Ｔ４かも８２０Ｈ後のＴ、で４チヤンネルに同調
し、フリップフロップ３３Ｍの出力が低レベルとなり、
選局ボタン８の第３番目のポジションに相当するアドレ
スにバイナリカウンタ２５の出力が書込まれるのは前と
同じである。

ＶＨＦバイバンドは東京では４．６．８゜１０．１２の
５チヤンネルあるので、書込時間が１０ μＳｅＣ増し
、８１９２Ｈ＋１０ μ５ｅｃ＝０．５２秒ＴＩＯで書
込みが終る。

次のＵＨＦバッドについても同様でＴＩＯから８１９２
Ｈ＋２ｎ 後に書込みが終る。

仮にＵＨＦバンドμＳｅＣ が４局としても０．５２秒である。

従って全体では０．５２＋２ｎ （ｎは受信μＳ
ｅＣ 可能な局数）で、書込みが終了する。

ＶＨＦ、ＵＨＦ全部の書込みに要する時間はほぼ８１９
２Ｘ３Ｘ６３．５中１，５６秒である。

書込みが終了する時はＡＮＤゲート３８の出力が高レベ
ルでバイナリカウンタ２５の２１３出力が高レベルとな
りＵＨＦの最高チャンネル「６２」まで掃引後に、この
出力が現われＮＡＮＤゲート２８の出力が低レベルとな
って、フリップフロップ２３をクリアする。

従って、ＮＡＮＤゲート２４が遮断され、２６Ａ〜２６
Ｍも遮断される。

２６Ａ〜２６Ｍはいわゆるトライ・ステイ） （Ｔｒｉ
−５ｔａｔｅ ）のゲ−） （０，１およびハイイン
ピーダンスの三つの状態をとるゲート）で、遮断される
と出力端子は高インピーダンスとなる。

フリップフロップ２３のＱが高レベルとなって、セレク
タ３９及びセレクタ２７Ｓはいずれも、読み出し状態と
なる。

なお、選局ボカン８は一般に１２ポジシヨンが多く、前
述の如く、ＶＮＦのローバンドが２チヤンネル、ＶＨＦ
のバイバンドがＳチャンネノベＵＨＦバンドが４チヤン
ネルとして、１１番目まで書込まれており、後１チャン
ネル分は余るが、使う必要はない。

以上で本発明の実施例の主要部の説明を終るが、各部に
ついて若干補足する。

２６Ａ〜２６Ｍの例としては集積回路素子５Ｎ７４１２
６又はＤＭ８０９４がある。

セレクタ３９０例としては集積回路５Ｎ７４ＬＳ１５７
がある。

単安定マルチバイブレータ３３Ｍの例として集積回路５
Ｎ７４ＬＳ１２３の％又はＳＮ？４１２１がある。

２７Ｃは書込アドレス用のカウンタで、単安定マルチバ
イブレータ３３Ｍ出力に負の書込みパルスが現われると
その前縁をカウントする。

従って、前述の如＜ＶＨＦの１チヤンネルはアドレス０
００１であり、３チヤンネルは００１０となり、ＶＨＦ
の１２チヤンネルは０１１１となる。

一方、２７ＳのＳｅ端子は、フリップフロップ２３のＱ
が低レベルのため２７Ｓの出力はＡ入力部ち、２７Ｃの
出力となる。

従って、揮発性メモリ７ａのアドレス０００１には、１
チヤンネルに相当する１３ビツトの２値信号が書込まれ
る。

一方、第２図の４０Ｌ ４０Ｈ４０Ｕは３図に示す如
く、２６Ａ〜２６Ｍと同じＡＮＤゲートである。

揮発性メモリ７ａの■１０１〜１３には選局電圧が書込
マレ、１４〜１６はＶ（７）Ｌ、Ｈ，Ｕに対応して、１
を書き込み、読み出すＩｌｏで、ＶＨＦ１チャンネルの
時は、ＡＮＤゲート３６の出力が高レベル故１１０１４
へ１が書き込まれる。

即ち、書き込みアドレス０００１と００１０の時は１１
０１４へ１１」が供給され書込まれる。

ＶＨＦの４〜１２チヤンネルでは、１１０１５へ「１」
が供給され書込まれる。

Ｕの場合は１１０１６へ「１」が供給され書き込まれる
。

次にＵの書き込みが終って、バイナリカウンタ２５の出
力に正のパルスが発生するとフリップフロップ２３がク
リアされ、セレクタ２７Ｓの端子Ｓｅが高レベルとなり
セレクタ２７Ｓの出力は、エンコーダ２７Ｅの出力即ち
、選局ボタン８で指定されたチャネルポジションとなる
。

エンコーダ２７Ｅは１０進数１〜１２を２進４ピツトに
変換する。

エンコーダである。フリップフロップ２３のＱが高レベ
ルの為ケート３６Ｇの出力は高レベルとなって揮発性メ
モリ７は読み出し状態となる。

セレクタ３９の出力もＢ入力となる。

仮に選局ボタン８０３番目を押すと、エンコーダ２７Ｅ
の出力は００１１となり、揮発性メモリ７の出力Ｉ／（
Ｈ〜１３にはＶＨＦ４チャンネルに対応する２値信号が
現われ、１１０１４〜１６中１５のみ１となって、チュ
ーナ１へＶＨＦのバイバンド指示する。

なお、２６Ａ〜２６Ｍと４０Ｌ〜４０Ｕの各ゲートの出
力は高インピーダンスとなる。

ディジタル・アナログコンバータ２９へは揮発性メモリ
７の■１０１の出力が供給され、４チヤンネルに相当す
る制御電圧がディジタル・アナログコンバータ２９の出
力として得られ、チューナ１へ供給され４チヤンネルを
受信する。

ディジタル・アナログコンバータ２９０１例を第３図に
示す。

第３図に於て、２９Ｃは１０ビツトの比較回路２９Ａは
１０ビツトの同期式カウンタ、２９Ｆは、フリップフロ
ップ、２９Ｇは約１８ＭＥ（ｚで発振するゲーテッド発
振器である。

又、第４図に於てψ１は水平同期信号であり、ｔｌから
ｔ２までは約６３．５μｓｅｃである。

発振器２９Ｇの出力のパルス巾は である。

従って発振器２９Ｇの出力を２１０＝１０２４個数えて
も約５６．９μｓｅｃとなり、ＩＨ内に２１０個数え得
る。

第４図のｔｌ は前述のＴ１ の後の最初の水平同期信
号であり、ψ２の始めはｔｌ から約５５６ｎｓｅｃの
巾のパルスである。

即ち、ｔ、でフリップフロップ２９Ｆがセットされ、発
振器２９Ｇが発振する。

このとき、バイナリカウンタ２５の出力は００００００
００００００１であり、発振器２９Ｇの出力パルスを１
個数えると、比較回路２９Ｃが両入力の一致を検出し、
フリップフロップ２９Ｆをリセットする。

従って発振器２９Ｇは発振を停止する。

故にフリップフロップ２９ＦのＱ出力の巾は発振器２９
Ｇの１パルス分約５５．６ｎｓｅｃとなる。

次のＩＨではφ２の巾は２ Ｘ ５５．６ ｎ５ｅｃと
なり毎Ｈ１パルス分ずつ広がる。

従って１０２３Ｈまでは第５図Ｂに示す電圧を第３図ダ
イオード２９０９と２９１０との接続点すなわち容量２
９８２０両端に得る。

コンデンサ２９０８には並列に電界効果型トランジスタ
２９８１が接続されていて、このトランジスタ２９８１
のゲートにフリップフロップ２９ＦのＱ出力が加えられ
ているので、このＱ出力によってトランジスタ２９８１
が導通し、コンデンサ２９０８の出力電圧は第６図Ｂに
示すようになる。

この第６図Ｂの鋸歯状波の横軸の長さは右の方にゆくに
従って少しづつ長くなる。

ダイオード２９１０を介してコンデンサ２９８２に加え
られた電圧は少しづつ増加する。

第６図Ａは水平パルスを示している。

時刻ｔ１ から１０２４Ｈまでを考えるとコンデンサ２
９８２に得られる電圧は第５図Ｂに示すようになる。

１０２４Ｈになると電界効果型トランジスタ２９８３が
導通し、コンデンサ２９８２の電荷は放電されて元の状
態に復帰し、鋸歯状波となる。

カウンタ２５は、１０２３Ｈまでは、２°〜２９出力に
Ｏ１■が出力され２１０〜２１３出力は０であり、フリ
ップフロップ２９ＦのＱ出力は毎Ｈ１ビットずつ増える
ので、抵抗２９０１を介して、この出力がトランジスタ
２９０２０ベースに伝えられる。

トランジスタ２９０２はスイッチング動作し、フリップ
フロップ２９ＦのＱ出力が高レベルの間導通し、トラン
ジスタ２９０２のコレクタはほぼアース電位となる。

抵抗２９０３と２９０４は、トランジスタ２９０２が導
通した時、トランジスタ２９０６がＡ級で動作するよう
な値に決めである。

２９０５は帰還用抵抗で省略してもよい。２９０７は積
分用抵抗、２９０８は積分用容量で、後述する如く、ト
ランジスタ２９１６〜２９７６がすべてオフの時、即ち
第５図ｔ１から１０２４Ｈの直前までは、第５図Ｂの鋸
歯状波電圧が、抵抗２９０００両端に得られる。

１０２４Ｈ目になると、バイナリカウンタ２５の２１０
出力が１となり、デコーダ２９Ｄの１出力が低レベルに
なり、トランジスタ２９１４が導通する。

即ち抵抗２９１１゜２９１２はデコーダ２９Ｄの１出力
が高レベルの時、トランジスタ２９１４を遮断するよう
な値に決めである。

ダイオード２９１３については後述する。

デコーダ２９Ｄとしては集積回路ＳＮ ７４４２又は５
Ｎ７４ＬＳ４２が適している。

トランジスタＴＲ２９１４が導通すると、抵抗２９１５
にトランジスタ２９１４のコレクタ電流が流れ、トラン
ジスタ２９１６のベース電位が低下し、トランジスタ２
９１６が導通し、抵抗２９００に、第５図の１０２４Ｈ
〜２０４８Ｈに示される電圧が発生する。

一方、２９ＦのＱ出力は再び、毎Ｈ１ビットずつ広がり
、容量２９０８の両端に第５図Ｂの鋸歯電圧が発生する
が、ダイオード２９０９を介し、抵抗２９００と接続さ
れているので、第５図Ａの点線の如くなる。

以下同様であり、２０４８Ｈ目からバイナリカウンタ２
５の２１１出力が１となって、デコーダ２９Ｄの（２）
出力が低レベルとなって（１）出力は高レベルとなる。

しかし、ダイオード２９１３を介して、トランジスタ２
９１４のコレクタ電流はデコーダ２９Ｄの（２）出力へ
流れ込む。

以下同様に、１０２４Ｈ毎に、デコーダ２９Ｄの（３）
、（４）、（５）、（６）、（７）と順々に低レベルに
なり、それに伴ない２９２３〜２９６３のダイオードが
順次導通し、トランジスタ２９１４２９２４・・・・・
・２９７４が導通し、７１６８Ｈ〜８１９２Ｈではトラ
ンジスタ２９１４〜２９７４が全部導通し抵抗２９００
に発生する第５図Ａの階段波電圧は最も高レベルとなる
。

従ってチューナ１へは第５図Ａの点線波形が加えられる
。

次に、データを揮発性メモリ７ａから読み出す場合は１
３ビツトの出力中、上位３ビツトがデコーダ２９Ｄに加
えられ第５図Ａのいずれのステップかを決める。

揮発性メモリ７ａからの出力が仮に１００１０００００
００００で、ＶＨＦの８チヤンネルであったとする。

デコーダ２９Ｄは（４）出力が低レベルとなり、抵抗２
９００にｖ４が発生し、これに上乗せされる電圧は、ゲ
ーテッド発振器２９Ｇのパルス５１２ビット分である。

本発明では、掃引電圧を階段波と、鋸歯波に分けたので
、ディジタル・アナログコンバータ２９を通常のＴＴＬ
（或はＬｏｗｐｏｗｅｒ Ｓ ｃｈｏｔｔｋｙ ）で
構成できる。

もし、分割せずすべて鋸歯波で行なうと、比較回路２９
Ｃ、カウンタ２９Ａは１３ビツトになり、ゲーテッド発
振器２９Ｇは、２３即ち８倍の周波数で発振させないと
、ＩＨ間に８１９２個のパルスをカウントできず、従っ
て、掃引書込時の電圧変化が遅くなり書き込み速度が低
下する。

周波数を８倍（約１５０〜１６０ＭＨｚ）にすると通常
のＴＴＬが使えなくなるという欠点がある。

本発明はこれらの欠点を除いた画期的なものである。

以上のように本発明によれば電源の投入毎にメモリに書
込を行なわせることができるのでメモリとして揮発性の
ものを用いることができ、しかも揮発性メモリを用いた
場合の欠点である電池を内蔵させることも不安になるも
のである。

さらに、チューナに加える鋸歯状波電圧を単なる鋸歯状
波発生回路だけでな（、バイナリカウンタの上位数ビッ
トの出力を元にして作られた階段波にバイナリカウンタ
の下位数ビットの出力を元にして作られた鋸歯状波を加
える回路を用いているので、鋸歯状波を発生する回路容
易かつ安価に実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における選局装置の回路図、
第２図は同装置の要部の具体的なブロック線図、第３図
は同装置の要部の回路図、第４図、第５図、第６図は同
装置説明のための波形図である。 １・・・・・・チューナ、６・・・・・・選局電圧発生
回路、γ・・・・・・揮発性メモリ回路、８・・・・・
・選局ボタン、９・・・・・泪動書込回路、１０・・・
・・・同調検出回路、１３・・・・・・主電源回路、１
４・・・・・・電源スィッチ、２５・曲・バイナリカウ
ンタ、２９Ｄ・・・・・・デコーダ、２９１３〜２９６
３・・・・・・ダイオード、２９１１〜２９７４．２９
１６〜２９７６・・曲トランジスタ、２９００・・・・
・・抵抗、１ａ・・・・・・揮発性メモリ、２９Ｃ・・
・・・・比較回路、２９Ａ・・・・・・カウンタ、２９
Ｇ・・・・・・発振器、２９Ｆ・・・・・・フリップフ
ロップ、２９０２．２９０６・・・・・・トランジスタ
、２９ｏ８２９８２・・・・・・充放電コンデンサ。

Claims (1)

1. 【特許請求の範囲】 １ 可変容量ダイオードを同調素子として用いたチュー
   ナと、各チャンネルに応じた直流電圧を発生してこの直
   流電圧をチューナの可変容量ダイオードに供給する選局
   電圧発生回路と、上記直流電圧に対応した二値信号を記
   憶する揮発性メモリと、電源の投入毎に動作を開始し、
   上記揮発性メモリに、バイナリカウンタの複数の出力端
   子より発生した各チャンネルに対応する二値信号を順次
   記憶させるとともに、この記憶を行なわせるために上記
   選局電圧発生回路を制御して上記可変容量ダイオードに
   鋸歯状波電圧を加えさせる書込回路とを備え、この鋸歯
   状波を発生する手段として上記バイナリカウンタの複数
   の出力端子に得られる２値信号中の上位複数ビットをデ
   コーダでデコードし、得られた信号を用いて一定周期で
   電圧が太き（なる階段波電圧を発生させ、上記２値信号
   中の残りの下位数ビットを用いて上記一定周期で元の状
   態に戻る鋸歯状波電圧を発生させ、上記階段波電圧とこ
   の鋸歯状波電圧とを合成する手段を用いたことを特徴と
   する選局装置。 ２ デコーダの複数の出力端子間にダイオードをそれぞ
   れ同じ極性に接続し、この複数のダイオードの両端子お
   よび各ダイオードの接続点を１個の負荷抵抗と電源端子
   間に接続されたスイッチング回路の制御端子に接続した
   ことを特徴とする特許請求の範囲第１項記載の選局装置
   。