JPS5820137B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は、微細なパターンを有する半導体装置の製造
方法に関するものである。

一般に半導体装置には微細なパターンが要求されている
。

例えば、高周波高出力トランジスタ（以下ＨＨ）ランジ
スタと称する）、または縦型接合形電界効果トランジス
タ（以下ＪＦＥＴと称する）などの半導体装置では、高
周波の特性を改善するために微細なパターンが必要とさ
れている。

第１図ａ”ｅは、ＨＨ）ランジスタの電極を形成する従
来の製造プロセスを示す工程図である。

従来方法では第１図ａに示す様に、先ず、Ｐ形のシリコ
ン基板１０所定部分に選択拡散法を用いてＮ形のベース
領域２及びＰ形のエミッタ領域３を形成する。

次に、所定の拡散領域が形成された基板１の一生面４上
に熱酸化法まだはＣＶＤ法を用いてシリコン酸化膜５を
形成する。

続いて、電極を形成するだめのコンタクトホールを設け
るために、写真製版を用いてシリコン酸化膜５に基板１
に達する開孔を設け、ベース領域２とエミッタ領域３と
を露出させる。

次に、第１図すに示す様に、基板１の一生面４側にアル
ミニウムＡｔなどの電極用の金属６を蒸着する。

続いて、基板１内の所定領域上に電極を形成するために
、基板１上に被着された電極用金属６上にマスク部材と
してフォトレジスト７を全面塗布し、写真製版を用いて
所定領域上にフォトレジスト７を残留させ、電極形成の
だめのマスクを設ける。

その後、第１図Ｃに示す様に、フォトレジスト７をマス
クとして電極用金属６を所定のエツチング液によりエツ
チングし、フォトレジストＩを除去することにより、基
板１内のベース領域２、エミッタ領域３に対して夫々ベ
ース電極８、エミッタ電極９を同時に形成していた。

以上の様に、従来方法では電極形成を行なう際に、ベー
ス電極８とエミッタ電極９とを同時に形成しており、写
真製版工程におけるマスク合わせ精度と露光時の光学的
精度との点において問題があるため、電極パターンを微
細にするのに限度があった。

これは、第２図に示す様に、ベース電極８とエミッタ電
極９とを同時形成する際に、基板１内の所定領域上にフ
ォトレジスト７のマスクを写真製版により設ける時に、
マスク合わせの許容誤差として１μ、そして光学的精度
の要請から夫夫の電極の間隔Ｌ１を２μ程度は誤差とし
て見込む必要があった。

従って、これらの許容誤差を見込むことにより夫々のコ
ンタクトホールの間隔Ｌ４少なくとも４μ程度必要とな
る。

即ち、基板１のシリコン酸化膜５にコンタクトホールを
形成するだめの写真製版工程と、電極用金属６を被着後
に所定領域に対応するフォトレジスト７のマスクを形成
するだめの写真製版工程とが必要であり、写真製版工程
における寸法誤差を見込むため、ＨＨトランジスタの電
極パターンを微細にするのに限度が生じるという不都合
が起った。

この発明は、上記欠点に鑑みなされたもので、微細なパ
ターンを有する半導体装置を製造する方法を提供するこ
とを目的とする。

以下、図面に基づいてこの発明方法を詳述する。

第３図ａ”’−ｅはこの発明方法を適用してＨＨ）ラン
ジスタの電極を形成する製造プロセスを示す工程図であ
る。

この適用例では、第３図ａに示すように、先ずシリコン
（Ｓｉ）などの半導体材料から々るＰ形のシリコン基板
１１内の所定部分に、Ｎ形のベース領域１３とを選択拡
散により形成する。

次に、基板１１の一主面１４上に熱酸化法またはＣＶＤ
法を用いてシリコン酸化膜１５を形成する。

その後電極を形成するだめのコンタクトホールを設ける
ために、写真製版工程を用いてシリコン酸化膜１５をエ
ツチングして基板１１に達する開孔を設け、ベース領域
１２とエミッタ領域１３とを露出させる。

続いて、基板１１の一主面１４側にアルミニウムなどの
電極用の金属１６を蒸着により被着する。

なお、この電極用の金属１６はニッケルクローム（Ｎｉ
Ｃｒ’）とアルミニウムによる多層蒸着による被着、ま
たはコンタクト部にプラチナシリサイド（ＰｔＳｉ）を
形成した後にアルミニウムを蒸着により被着してもよい
。

その後、−主面１４側の電極用金属１６上にフォトレジ
ストを塗布し、エミッタ電極のみを形成するだめに、エ
ミッタ領域１３上にフォトレジストが残留するように写
真製版工程を用いて露光現像処理を行ないレジストマス
ク１７を形成する。

なお、このフォトレジストは、これより後の工程を考慮
して、例えば商品名ＡＺ１３５０の如きポジ系フォトレ
ジストが望才しい。

次ＶＣ１第３図すに示す様に、フォトレジスト１７をマ
スクとして電極用の金属１６を所定のエツチング液によ
りエツチングする。

なお、この際に、レジストマスク１７の周縁から内部方
向へ金属１６をエツチングする。

即ち、エミッタを極１８の側面をサイドエッチさせる。

これにともない、エミッタ電極１８が形成され、レジス
トマスク１γがエミッタ電極１８上刃もひさし状に張り
出した形状となる。

続いて、第３図Ｃに示す様に、エミッタ電極１８をフォ
トレジスト１７により被う。

これは、例えばフォトレジスト１７は軟化するが、電極
用金属は軟化しないように約１６０℃程度の温度に熱す
ることにより、フォトレジスト１７を軟化させてだれさ
せ、エミッタ電極１８を被うことにより行われる。

即ち、フォトレジスト１７の軟化によりエミッタ電極１
８のサイドエッチをさせた部分にフォトレジストが流れ
出し、エミッタ電極１８の側面をフォトレジスト１７ａ
が被うようになる。

従って、エミッタ電極１８はフォトレジスト１７に完全
に被われることになり、エミッタ電極１８の側面には０
．５〜１μ程度の薄い膜厚のフォトレジスト１７ａが付
着することになる。

その後、第３図ｄに示す様に、ベース電極を形成するた
めに、再度電極用の金属１６ａを基板１１の一主面１４
側へ全面蒸着する。

この蒸着膜の膜厚ば、先述のエミッタ電極を形成する際
に電極用の金属１６を蒸着した時の膜厚よりもやや薄い
方が望ましい。

この蒸着にともない、基板１１内のベース領域１２上、
シリコン酸化膜１５上、及びレジストマスク１７上、さ
らにエミッタ電極１８の側面を被っているフオトレジス
）１７ａ［接するようにアルミニウムなどの電極用の金
属１６ａが被着される。

さらに、第３図ｅに示す様に、ベース電極１９を形成す
る。

これは、写真製版を用いて不要な電極用の金属１６ａを
エツチングして除去する。

この場合、マスク部材として用いたフォトレジスト１７
、及びエミッタ電極１８の側面に被着したフオトレジス
）１７ａによってエミッタ電極１８は保護され、エツチ
ングされない。

その後フォトレジスト１７および１７ａ所定のレジスト
除去液などを用いて除去することにともない、レジスト
マスク１７上の金属１６ａはレジストと共に剥離し、二
つの分離した電極が形成され、両電極の間には約０．５
〜１μ程度の狭い間隙２０が形成される。

ことにより、エミッタ電極１８とベース電極１９とが所
定の間隙２０を有して形成される。

捷だ、先にフォトレジスト１７及び１７ａを所定のレジ
スト除去液を用いて、レジスト１７上の金ｆｉ１６ａと
ともに剥離したのち、写真製版を用いて不要な金属１６
ａをエツチングして除去することもできる。

以上の様に、この適用例ではベース、エミッタ電極１９
．１８を夫々別々に形成してお沙、このため両電極間の
間隙２０を非常に小さくすることができるだめ、基板１
１上の電極の微細なパターンを形成することができる。

第４図はこの発明方法を適用してＪＦＥＴの電極を形成
した際の断面図を示す。

図中、３１ばＮ形の半導体基板、３２ａ、３２ｂは夫々
Ｐ形の第１、第２ゲート領域であり、基板３１内に夫々
分離して設けられている。

３３はＮ形のソース領域であり、基板３１内の第１、第
２ゲート領域３２ａ。

３２ｂの間に設けられている。

３４は各領域が露出しだ基板３１の一生面３５上に設け
られたシリコン酸化膜であり、電極形成のだめのコンタ
クトホールが設けられている。

３６ａ、３６ｂは第１第２ゲート電極であり、夫々基板
３１内の第１、第２ゲート領域３２ａ、３２ｂに接する
ように形成されている。

３７はソース電極であり、ソース領域３３に接している
。

なお、このＪＦＥＴの電極の製造工程は、前述したＨＨ
トランジスタの電極の製造工程と同様にして、基板３１
内に各領域を形成後、先ずソース電極３７だげを形成し
、このソース電極３７をフォトレジストで被い、電極用
の金属を全面蒸着しフォトレジストを除去することによ
り、ソースＷ３７及び第１、第２ゲート電極３６ａ、３
６ｂをわずかな間隙を有して形成できる。

従って、電極の微細なパターンを得ることができる。

以上の様に、これらの適用例では半導体基板上に電極を
形成する際にこの発明方法を適用したが、この発明方法
はこれに限らず、エミッタ電極及びベース電極のどちら
を先に形成してもよく、まだ半導体基板上に電極または
酸化膜などの微細なパターンを形成する際に適用できる
。

また、適用例ではこの発明方法をＨＨトランジスタ及び
ＪＦＥＴに適用しているが、この発明方法はこれに限ら
れるものではなく、半導体基板上に微細なパターンが必
要な半導体装置に適用できる。

以上の様に、この発明方法では、半導体基板の一生面上
に選択的に設けられた第１の層の側面をマスク部材を介
してサイドエッチし、このサイドエッチされた側面を上
記マスク部材を軟化することにより被い、その後半導体
基板の一生面上に上記マスク部材と接する第２の１を設
けているため、第１の層と第２の層との間がマスク部材
により分離されるので、マスク部材の厚みによる微細加
工ができる効果がある。

更にこの発明方法では上記サイドエッチされた第１の層
の側面を被うマスク部材を除去（リストオフ）すれば、
マスク部材の材質に関係なく第１の層と第２の層を互に
電気的に分離独立させることができ、金属電極等の微細
パターンを容易に実現できる効果がある。

【図面の簡単な説明】

第１図ａ ”−ｃば、ＨＨトランジスタの電極を形成す
る従来の製造プロセスを示す工程図、第２図は、従来方
法により製造されたＨＨ）ランジスタの部分断面図、第
３図ａ ”−’ ｅば、この発明方法を適用してＨＨ）
ランジスタの電極を形成する製造プロセスを示す工程図
、第４図は、この発明方法を適用してＪＦＥＴの電極を
形成した際の断面図を示す。 なお、図中同一部分または相当部分には同一符号を付し
た。 １１．３１・・・・・・・・・・・・半導体基板、１７
、１７ａ・・・・・・・・・・・・マスク部材、１８
，３７・・・・・・・・・・・・第１の層、１９，３６
ａ、３６ｂ・・・・・・・・・・・・第２の層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板の一生面上に設けられた第１の層の側面
   を該第１の層上に設けられたマスク部材を介してサイド
   エッチする工程、上記サイドエッチされた第１の層の側
   面を上記マスク部材を軟化させることにより被う工程、
   上記半導体基板の一生面上に上記マスク部材と接する第
   ２の層を設ける工程を含み、上記第１の層と第２の層と
   の間を上記マスク部材により分離したことを特徴とする
   半導体装置の製造方法 ２、特許請求の範囲第１項に記載の方法において、第１
   の層及び第２の層に電極用金属を用いたことを特徴とす
   る半導体装置の製造方法。 ３ 半導体基板の一生面上に設けられた第１の層の側面
   を該第１の層上に設けられたマ′スク部材を介してサイ
   ドエッチする工程、上記サイドエッチされた第１の層の
   側面を上記マスク部材を軟化させることにより被う工程
   、上記半導体基板の一生面上に上記マスク部材と接する
   第２の層を設ける工程、および少なくとも上記第１の層
   の側面を被うマスク部材を除去する工程を含む半導体装
   置の製造方法。 ４ 特許請求の範囲第３項記載の方法において、第１の
   層および第２の層に電極用金属を用いたことを特徴とす
   る半導体装置の製造方法。