JPS5820146B2 - ハンドウタイキオクカイロ - Google Patents
ハンドウタイキオクカイロInfo
- Publication number
- JPS5820146B2 JPS5820146B2 JP50142894A JP14289475A JPS5820146B2 JP S5820146 B2 JPS5820146 B2 JP S5820146B2 JP 50142894 A JP50142894 A JP 50142894A JP 14289475 A JP14289475 A JP 14289475A JP S5820146 B2 JPS5820146 B2 JP S5820146B2
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- JP
- Japan
- Prior art keywords
- output line
- circuit
- input
- memory
- aluminum
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート形電界効果トランジスタ（Ｉｎ５ｕ
ｌａｔｅｄ Ｇａｔｅ Ｆ １ｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴと称す）を用
いた半導体記憶回路に関するものである。
ｌａｔｅｄ Ｇａｔｅ Ｆ １ｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ略してＩＧ−ＦＥＴと称す）を用
いた半導体記憶回路に関するものである。
一般に、Ｐチャネル形ＩＧ−ＦＥＴ及びＮチャネル形Ｉ
（、−ＦＥＴを同一半導体基板上に作成しだ相補形メモ
リ回路は、ダイナミック形とスタティック形があるが、
相補形回路の特徴である低消費電力性能を効かずだめに
スタティック形のメモリが主流を占めている。
（、−ＦＥＴを同一半導体基板上に作成しだ相補形メモ
リ回路は、ダイナミック形とスタティック形があるが、
相補形回路の特徴である低消費電力性能を効かずだめに
スタティック形のメモリが主流を占めている。
ところで相補形回路は低消費電力である反面、スイッチ
ング特性的にはＰチャネルのみの回路、或いはＮチャネ
ルのみの回路に比して低速動作になる場合が多く、特に
電算機メモリのような高速動作を要求されるものには適
用が困難である。
ング特性的にはＰチャネルのみの回路、或いはＮチャネ
ルのみの回路に比して低速動作になる場合が多く、特に
電算機メモリのような高速動作を要求されるものには適
用が困難である。
スタティック形メモリのアクセスタイムｔＡｃｃは各回
路ブロックの伝播遅延の総和となり、一般的に次式で表
わすことができる。
路ブロックの伝播遅延の総和となり、一般的に次式で表
わすことができる。
ｔＡｃｃ ＝Ａ ｔ 十Ｃｔ ＋Ｓ を十θｔ・・・・
・・・・・（１）この（１）式においてＡｔはアドレス
及びアドレスデコーダ回路での遅延時間、Ｃｔはメモリ
セルが共通入出力線にデータを読み出すだめの読み出し
時間、Ｓｔは共通入出力線に読み出された情報を検知す
るセンス回路の感度に依存する時間、θｔは出力コント
ロール部及び出力ドライバー回路での遅延時間である。
・・・・・（１）この（１）式においてＡｔはアドレス
及びアドレスデコーダ回路での遅延時間、Ｃｔはメモリ
セルが共通入出力線にデータを読み出すだめの読み出し
時間、Ｓｔは共通入出力線に読み出された情報を検知す
るセンス回路の感度に依存する時間、θｔは出力コント
ロール部及び出力ドライバー回路での遅延時間である。
一方、絶縁ゲート形半導体集積回路の主要な製造技術と
して、そのゲート電極にポリシリコンを用いるシリコン
ゲート技術とゲート電極にアルミを用いるアルミゲート
技術の２つがある。
して、そのゲート電極にポリシリコンを用いるシリコン
ゲート技術とゲート電極にアルミを用いるアルミゲート
技術の２つがある。
これらをパターン設計的に見れば、前者の技術の方がポ
リシリコン層が加わるため、後者の技術に比して、配線
の自由度が一層付は加わったことにより効率の良い、高
速動作に適したパターン設計が可能である。
リシリコン層が加わるため、後者の技術に比して、配線
の自由度が一層付は加わったことにより効率の良い、高
速動作に適したパターン設計が可能である。
しかしながらシリコンゲート構造は概して複雑で工程も
多く歩留り、コスト的にアルミゲート構造をとる方が有
利になる場合も多い。
多く歩留り、コスト的にアルミゲート構造をとる方が有
利になる場合も多い。
第１図はメモリセル群のマトリクスの一例である。
図において１は行（アドレス）デコーダとドライバー回
路、２は行デコーダ出力線、３は入出力線（データバス
）、４はメモリセル、５は■１０（入出力）コントロー
次部とセンスアンプ回路、６は列デコーダとドライバー
回路である。
路、２は行デコーダ出力線、３は入出力線（データバス
）、４はメモリセル、５は■１０（入出力）コントロー
次部とセンスアンプ回路、６は列デコーダとドライバー
回路である。
第２図は上記第１図の１メモリセル部のパターン平面図
で、ハツチングが施こされている部分がアルミ配線部で
ある。
で、ハツチングが施こされている部分がアルミ配線部で
ある。
図において３□は入出力線、３□はこの入出力線と補元
関係にある入出力線で、これら入出力線３１，３□は不
純物拡散層で形成されている。
関係にある入出力線で、これら入出力線３１，３□は不
純物拡散層で形成されている。
点線部７は上記メモリセル４のＩＧ−ＦＥＴ、８，９ハ
電源電圧ｖＤＤ”ＳＳ供給線、１０は配線のコンタクト
部分である。
電源電圧ｖＤＤ”ＳＳ供給線、１０は配線のコンタクト
部分である。
第３図は上記第２図に対応する回路図を示している。
即ち上記メモリ回路は、行デコーダ出力線２と入出力線
３がマトリックス状に交差し合い、具体的には更に電源
供給線８，９が加わっている。
３がマトリックス状に交差し合い、具体的には更に電源
供給線８，９が加わっている。
この回路をアルミゲート構造でパターン配置する際、従
来の相補形メモリ回路でとられている方法は、第２図に
示すように各行のメモリセルにゲート入力として入る行
デコーダ出力線はアルミで、またそれらと直交する入出
力線は拡散（Ｐ＋或いはＮ＋）層で配線するやり方で、
このようなパターン・レイアウトのときがコンタクト穴
の数が少なく、また集積度も上がるという利点がある。
来の相補形メモリ回路でとられている方法は、第２図に
示すように各行のメモリセルにゲート入力として入る行
デコーダ出力線はアルミで、またそれらと直交する入出
力線は拡散（Ｐ＋或いはＮ＋）層で配線するやり方で、
このようなパターン・レイアウトのときがコンタクト穴
の数が少なく、また集積度も上がるという利点がある。
ところが動作の高速化という見地から見れば問題が多く
、メモリセルがそのままドライバーとなる入出力線に多
大な抵抗・容量が付随し、前記（１）式のＣｔが犬とな
り、回路の高速動作化には限度があった。
、メモリセルがそのままドライバーとなる入出力線に多
大な抵抗・容量が付随し、前記（１）式のＣｔが犬とな
り、回路の高速動作化には限度があった。
本発明は上記実情に鑑みてなされたもので、従来のパタ
ーン配置のものと同等の集積度を保持しつつ、高速動作
が期待できる半導体記憶回路を提供しようとするもので
ある。
ーン配置のものと同等の集積度を保持しつつ、高速動作
が期待できる半導体記憶回路を提供しようとするもので
ある。
以下第４図を参照して本発明の一実施例を説明する。
本回路の特徴は、入出力線（データバス）は完全にアル
ミで配線し、行（アドレス）デコーダ出力線は不純物拡
散層で形成したことである。
ミで配線し、行（アドレス）デコーダ出力線は不純物拡
散層で形成したことである。
第４図は半導体基板上に形成された本回路のメモリセル
部のパターン平面図で、第２図の部分に相当している。
部のパターン平面図で、第２図の部分に相当している。
従って第４図を回路図化すれば第３図と同等になる。
またハツチングを施こした部分がアルミ配線を示してい
ることは第２図の場合と同じである。
ることは第２図の場合と同じである。
第４図において２１は拡散で形成されたアドレスデコー
ダ出力線、２２１は入出力線、２２２はこの入出力線と
補元関係にある入出力線である。
ダ出力線、２２１は入出力線、２２２はこの入出力線と
補元関係にある入出力線である。
点線で囲った部分２３は相補形回路を構成するＰチャネ
ルまたはＮチャネル形ＩＧ−ＦＥＴ、２４，２５ハ電源
電圧■ＤＤ、ｖＳ８（接地供給線、２６は配線のコンタ
クト部分である。
ルまたはＮチャネル形ＩＧ−ＦＥＴ、２４，２５ハ電源
電圧■ＤＤ、ｖＳ８（接地供給線、２６は配線のコンタ
クト部分である。
上記第４図を見て分ることは次のとおりである３即ち第
２図の従来例では入出力線を拡散で、またデコーダ出力
線をアルミで形成する構成であるため、入出力線の抵抗
・容量が増大する。
２図の従来例では入出力線を拡散で、またデコーダ出力
線をアルミで形成する構成であるため、入出力線の抵抗
・容量が増大する。
従ってメモリセルがドライバーとなってデータを入出力
線に読み出す構成となり、高速化をはかるだめには、例
えばＩＫビットのＲＡＭ（ランダム・アクセス・メモリ
）では１０２４個のメモリセルの面積を太きくしなけれ
ばならない。
線に読み出す構成となり、高速化をはかるだめには、例
えばＩＫビットのＲＡＭ（ランダム・アクセス・メモリ
）では１０２４個のメモリセルの面積を太きくしなけれ
ばならない。
これに対し第４図の場合には、ドライバーとしては比較
的大きくとれる行デコーダ出力線が拡散ラインのドライ
バーと々っている。
的大きくとれる行デコーダ出力線が拡散ラインのドライ
バーと々っている。
即ちこの場合の動作スピードは行デコーダに依存するか
ら、該デコーダの３２本の行デコーダ出力線に対応する
３２個のＦＥＴのみを大形化すればよい。
ら、該デコーダの３２本の行デコーダ出力線に対応する
３２個のＦＥＴのみを大形化すればよい。
このように本回路は上記従来例のものよりパターン面積
が小となり、換言すれば本回路と従来例とを同一パター
ン面積とすれば本回路の方が前記（１）式のＣｔを小に
でき、高速動作が可能となるものである。
が小となり、換言すれば本回路と従来例とを同一パター
ン面積とすれば本回路の方が前記（１）式のＣｔを小に
でき、高速動作が可能となるものである。
なお、上記実施例では電源供給線２４．２５は完全にア
ルミで配線され、充分な電流の供給を保証しているが、
相補形回路の利点である低電力性ゆえにわずかな電流供
給でよい場合には、例えば電源供給線のアルミを省略し
、拡散或いは半導体基板から電位をとるようなパターン
設計への変更は容易であり、この場合には集積度が更に
向上するものである。
ルミで配線され、充分な電流の供給を保証しているが、
相補形回路の利点である低電力性ゆえにわずかな電流供
給でよい場合には、例えば電源供給線のアルミを省略し
、拡散或いは半導体基板から電位をとるようなパターン
設計への変更は容易であり、この場合には集積度が更に
向上するものである。
また本発明は上記実施例に限られず、第５図に示す如く
７個のＩＧ−ＦＥＴを用い、入出力線２２１ を入力専
用線として用いる等種々の変形が可能である。
７個のＩＧ−ＦＥＴを用い、入出力線２２１ を入力専
用線として用いる等種々の変形が可能である。
以上説明した如く本発明によれば、アドレスデコーダ出
力線をアルミ化し、データバスを拡散で形成したので、
パターン面積が小でかつ高速動作が可能な半導体記憶回
路が提供できるものである。
力線をアルミ化し、データバスを拡散で形成したので、
パターン面積が小でかつ高速動作が可能な半導体記憶回
路が提供できるものである。
第１図はメモリ回路の全体的構成図、第２図は従来のメ
モリセル部のパターン配置図、第３図は同回路図、第４
図は本発明の一実施例のメモリセル部のパターン配置図
、第５図はその変形例のパターン配置図である。 ２１・・・アドレスデコーダ出力線、２２□、２２２・
・・データバス、２３・Ｉ Ｃ，−ＦＥＴ。
モリセル部のパターン配置図、第３図は同回路図、第４
図は本発明の一実施例のメモリセル部のパターン配置図
、第５図はその変形例のパターン配置図である。 ２１・・・アドレスデコーダ出力線、２２□、２２２・
・・データバス、２３・Ｉ Ｃ，−ＦＥＴ。
Claims (1)
- １ 記憶セルをＰ及びＮチャネル形ＩＧ−ＦＥＴで形成
しアドレスデコーダで該デコーダの出力線を選択し、該
出力線と交差するデータバスにデータを読み出す半導体
記憶回路において、前記アドレスデコーダ出力線を不純
物拡散層で形成し、前記データバスをアルミ配線で形成
したことを特徴とする半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142894A JPS5820146B2 (ja) | 1975-12-03 | 1975-12-03 | ハンドウタイキオクカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50142894A JPS5820146B2 (ja) | 1975-12-03 | 1975-12-03 | ハンドウタイキオクカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5267529A JPS5267529A (en) | 1977-06-04 |
| JPS5820146B2 true JPS5820146B2 (ja) | 1983-04-21 |
Family
ID=15326061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50142894A Expired JPS5820146B2 (ja) | 1975-12-03 | 1975-12-03 | ハンドウタイキオクカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820146B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106014962A (zh) * | 2016-05-26 | 2016-10-12 | 佛山市威灵洗涤电机制造有限公司 | 用于增压泵的阀座和具有它的增压阀 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109267A (ja) * | 1983-11-17 | 1985-06-14 | Fujitsu Ltd | スタテイツクｒａｍ |
-
1975
- 1975-12-03 JP JP50142894A patent/JPS5820146B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106014962A (zh) * | 2016-05-26 | 2016-10-12 | 佛山市威灵洗涤电机制造有限公司 | 用于增压泵的阀座和具有它的增压阀 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5267529A (en) | 1977-06-04 |
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