JPS5826673B2 - 可変容量装置 - Google Patents
可変容量装置Info
- Publication number
- JPS5826673B2 JPS5826673B2 JP4819876A JP4819876A JPS5826673B2 JP S5826673 B2 JPS5826673 B2 JP S5826673B2 JP 4819876 A JP4819876 A JP 4819876A JP 4819876 A JP4819876 A JP 4819876A JP S5826673 B2 JPS5826673 B2 JP S5826673B2
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- Japan
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- variable capacitance
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は可変容量装置、特に複数個の可変容量ダイオー
ドを一枚の半導体基板内に形成した可変容量装置に関す
る。
ドを一枚の半導体基板内に形成した可変容量装置に関す
る。
可変容量素子はラジオやテレビのチューナ部分の電子化
に不可欠なものであり、例えばスーパヘテロダイン方式
のラジオであればアンテナ回路、高周波増巾回路、並び
に局発回路の３ケ所に可変容量素子が必要である。
に不可欠なものであり、例えばスーパヘテロダイン方式
のラジオであればアンテナ回路、高周波増巾回路、並び
に局発回路の３ケ所に可変容量素子が必要である。
このような点から該各回路用の３個の素子を一枚の半導
体基板内に形成した所謂集積回路化したものが開発され
ている。
体基板内に形成した所謂集積回路化したものが開発され
ている。
第１図にその断面図を、第２図にその等価回路図を示す
。
。
１はＮ型のシリコン基板、２，２，２はＰ型頭域、３は
表面保護膜、４，４．４は各Ｐ型頭域２，２，２に設け
られたアノード電極、５は基板１に設けられた共通カソ
ード電極、６は可変容量素子である。
表面保護膜、４，４．４は各Ｐ型頭域２，２，２に設け
られたアノード電極、５は基板１に設けられた共通カソ
ード電極、６は可変容量素子である。
斯る構成のものは素子の小型が図れると同時に同じ条件
下で形成されるので、特性の揃った素子が得られる大き
な特徴がある。
下で形成されるので、特性の揃った素子が得られる大き
な特徴がある。
ところが斯る構成では各ダイオード６のカソード側が共
通となっている為に同調コイルを接続してタンク回路を
形成するには第３図の接続方法に依らなければダイオー
ド６にバイアスを掛ける事は出来ない。
通となっている為に同調コイルを接続してタンク回路を
形成するには第３図の接続方法に依らなければダイオー
ド６にバイアスを掛ける事は出来ない。
この第３図の接続状態の等何回路を示すと第４図のよう
になり、この図から明らかな如く、タンク回路に並列に
バイアス抵抗Ｒが入り、〔Ｑ〕を低下させる事となる。
になり、この図から明らかな如く、タンク回路に並列に
バイアス抵抗Ｒが入り、〔Ｑ〕を低下させる事となる。
尚、この第３図、第４図に於いてＣは可変容量素子６の
容量値、Ｃ１は直流阻止用のコンデンサで〔・Ｃ＞Ｃ１
）の関係がある。
容量値、Ｃ１は直流阻止用のコンデンサで〔・Ｃ＞Ｃ１
）の関係がある。
ここで（Ｑ）について考察を加えると、Ｑは、Ｑ＝ＷＣ
／ｇ＝１／ｇＷＬ ｇ＝１／Ｒ尚、Ｗは同調周波数、 の関係があり、〔Ｑ〕を大きくする為には〔Ｒ）を大き
くすれば良い事は理解されるがダイオード６のリーク電
流を考慮するとこの（Ｒ）の値を無暗に大きくする事は
出来ず、通常の場合１００にΩ程度が用いられている。
／ｇ＝１／ｇＷＬ ｇ＝１／Ｒ尚、Ｗは同調周波数、 の関係があり、〔Ｑ〕を大きくする為には〔Ｒ）を大き
くすれば良い事は理解されるがダイオード６のリーク電
流を考慮するとこの（Ｒ）の値を無暗に大きくする事は
出来ず、通常の場合１００にΩ程度が用いられている。
本発明はこのような問題点を改善すべく為されたもので
あって、バイアス抵抗〔Ｒ〕の影響を無視し得ると共に
、直流阻止用のコンデンサをも内蔵した可変容量装置を
提案する。
あって、バイアス抵抗〔Ｒ〕の影響を無視し得ると共に
、直流阻止用のコンデンサをも内蔵した可変容量装置を
提案する。
第５図は本発明装置の構成を示す断面図であって、１０
はＮ型のシリコン基板、１１．１１．１１は該基板１０
内に形成された比較的広い面積のＰ型頭域、１２，１２
，１２はこの各Ｐ型頭域１１゜１１．１１内に設けられ
たＮ型領域で、この各領域１２，１２，１２はＰ型頭域
１１．１１．１１に比してその面積は格段に小さく選ば
れている。
はＮ型のシリコン基板、１１．１１．１１は該基板１０
内に形成された比較的広い面積のＰ型頭域、１２，１２
，１２はこの各Ｐ型頭域１１゜１１．１１内に設けられ
たＮ型領域で、この各領域１２，１２，１２はＰ型頭域
１１．１１．１１に比してその面積は格段に小さく選ば
れている。
１３．１３，１３はＮ型領域１２，１２，１２に設りら
れたカソード電極、１４，１４，１４はＰ型頭域１１．
１１．１１に設りられたアノード電極、１５はＮ型の基
板１０に設けられた共通電極、１６は表面保護膜で、斯
る構成の装置の等価回路は第６図に示されている。
れたカソード電極、１４，１４，１４はＰ型頭域１１．
１１．１１に設りられたアノード電極、１５はＮ型の基
板１０に設けられた共通電極、１６は表面保護膜で、斯
る構成の装置の等価回路は第６図に示されている。
即ちＮ型領域１２．１２１２とＰ型頭域１１，１１，１
１との間に位置するＰＮ接合が可変容量ダイオード１７
，１７，１７に該当し、またＰ型頭域１１．１１．１１
とＮ型基板１０との間のＰＮ接合が直流阻止用のコンデ
ンサ１Ｂ、１８，１Ｂに該当している。
１との間に位置するＰＮ接合が可変容量ダイオード１７
，１７，１７に該当し、またＰ型頭域１１．１１．１１
とＮ型基板１０との間のＰＮ接合が直流阻止用のコンデ
ンサ１Ｂ、１８，１Ｂに該当している。
この等何回路で示される回路構成であれば、同調コイル
とタンク回路を構成するに際してバイアス抵抗（Ｒ）が
タンク回路の（Ｑ）を低下させない第６図に示される回
路を採る事が出来る。
とタンク回路を構成するに際してバイアス抵抗（Ｒ）が
タンク回路の（Ｑ）を低下させない第６図に示される回
路を採る事が出来る。
この第６図に示される回路に依れば、バイアス抵抗（Ｒ
）の値は任意に選ぶ事が出来るにも拘らず、〔Ｑ〕の低
下は全くなく、その結果受信機の特性、即ち実用感度、
ＳＮ比、■Ｆ妨害比、イメージ妨害比等いずれの点に於
いても良い結果が得られる。
）の値は任意に選ぶ事が出来るにも拘らず、〔Ｑ〕の低
下は全くなく、その結果受信機の特性、即ち実用感度、
ＳＮ比、■Ｆ妨害比、イメージ妨害比等いずれの点に於
いても良い結果が得られる。
本発明は以上の説明から明らかな如く、一導電型半導体
基板内に複数個の逆導電型領域を、また該各領域内に複
数個の一導電型領域を設け、一導電型領域と逆導電型領
域とのＰＮ接合を可変容量素子として用い、逆導電型領
域と基板とのＰＮ接合を直流阻止用のコンデンサとして
用いている。
基板内に複数個の逆導電型領域を、また該各領域内に複
数個の一導電型領域を設け、一導電型領域と逆導電型領
域とのＰＮ接合を可変容量素子として用い、逆導電型領
域と基板とのＰＮ接合を直流阻止用のコンデンサとして
用いている。
従って各可変容量素子のアノード、カソード各電極が独
立して取り出す事が出来るので、バイアス抵抗の影響を
受けない高い（Ｑ、ｌの共振回路を作る事が出来ると共
に、直流阻止用のコンデンサも内蔵しているので、外付
は部品の数が減少し、製造の際の手数も省略出来、トー
タルコストの低減化が図れ、更に全ての素子が同じ基板
内に形成されているので、特性の揃った可変容量装置を
得る事が出来る。
立して取り出す事が出来るので、バイアス抵抗の影響を
受けない高い（Ｑ、ｌの共振回路を作る事が出来ると共
に、直流阻止用のコンデンサも内蔵しているので、外付
は部品の数が減少し、製造の際の手数も省略出来、トー
タルコストの低減化が図れ、更に全ての素子が同じ基板
内に形成されているので、特性の揃った可変容量装置を
得る事が出来る。
第１図は従来の可変容量装置の断面図、第２図はその等
価回路図、第３図はタンク回路図、第４図はその等価回
路図、第５図は本発明可変容量素子の断面図、第６図は
その等価回路図、第７図は本発明装置を用いたタンク回
路図であって、１０は基板、１１は逆導電型領域、１２
は一導電型領域、１３はカソード電極、１４はアノード
電極、１７は可変容量素子、１８は直流阻止用コンデン
サ、を夫々示している。
価回路図、第３図はタンク回路図、第４図はその等価回
路図、第５図は本発明可変容量素子の断面図、第６図は
その等価回路図、第７図は本発明装置を用いたタンク回
路図であって、１０は基板、１１は逆導電型領域、１２
は一導電型領域、１３はカソード電極、１４はアノード
電極、１７は可変容量素子、１８は直流阻止用コンデン
サ、を夫々示している。
Claims (1)
- １ 一導電型半導体基板、該基板に形成された複数個の
逆導電型領域、該各逆導電型領域内に設けられた一導電
型領域と、から成り、各−導電型領域、各逆導電型領域
、並びに基板に夫々外部端子を設け、各−導電型領域と
各逆導電型領域との間のＰＮ接合を可変容量素子として
用い、各逆導電型領域と基板との間のＰＮ接合を直流阻
止用コンデンサとして用いる事を特徴とした可変容量装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4819876A JPS5826673B2 (ja) | 1976-04-23 | 1976-04-23 | 可変容量装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4819876A JPS5826673B2 (ja) | 1976-04-23 | 1976-04-23 | 可変容量装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52129384A JPS52129384A (en) | 1977-10-29 |
| JPS5826673B2 true JPS5826673B2 (ja) | 1983-06-04 |
Family
ID=12796674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4819876A Expired JPS5826673B2 (ja) | 1976-04-23 | 1976-04-23 | 可変容量装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826673B2 (ja) |
-
1976
- 1976-04-23 JP JP4819876A patent/JPS5826673B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52129384A (en) | 1977-10-29 |
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