JPS5835372B2 - 静電誘導電界効果トランジスタ - Google Patents

Description

【発明の詳細な説明】 本発明は静電誘導電界効果トランジスタ（以下ＳＩＴ
と略す）の構造に関するものであり、無効領域を減じ、
相互コンダクタンスを大きくすることによる発振および
増幅効率の向上を目的としている。

従来のＳＩＴの動作および機構は次のようである。

従来のＳＩＴの構造として、第１図に示すものがみもれ
た。

同図において、５ＩＴ１は、Ｎ型低抵抗半導体から成る
ドレイン２、Ｎ型高抵抗層３、Ｎ型低抵抗半導体から成
るノース４、Ｐ型低抵抗半導体から成るゲート５、ドレ
イン電極６、ソース電極７、およびゲー）を極８で構成
されている。

ソース４とドレイン２０間は、ドレインバイアス電源９
により、ドレイン抵抗１０を介して、ドレイン電圧が印
加されている。

ドレイン電圧のみ印加用された状態では、ソース４から
高抵抗層３を通って、ドレイン２に電子が走行し、ドレ
イン電流が流れる。

一方、ゲートバイアス電源１１は、ケート接合１２を逆
方向にバイアスしており、ゲート電圧を印加すると、ゲ
ート接合１２から高抵抗層３方向に空乏層１３が広がり
、ソース４とドレイン２０間のチャネル１４が狭くなり
、電子が走行し難くなる。

更に、ゲートバイアスを深くすると、チャネル１４は空
乏層１３によりピンチオフされる。

ここで、最も早くピンチオフされた部分をピンチオフ点
と呼ぶことにする。

チャネル１４がピンチオフされると、ドレインバイアス
を増加しないかぎりソース４からドレイン２に電子が走
行できなくなり、ドレイン電流は、はとんど流れない。

この状態の電子のポテンシャルエネルギー分布を第２図
、および、第３図に示す。

なお、第２図は、ソース直下からピンチオフ点を通りド
レインに至る断面での電子のポテンシャルエネルギー分
布であり、このとき、電子がソースからドレインに走行
できない理由は、電位障壁が形成されておりピンチオフ
点近傍の電子のポテンシャルエネルギーが高いためであ
る。

第３図は主面と平行にビンチオフ点を通る断面での電子
のポテンシャルエネルギー分布である。

以上のような状態において、ドレイン電圧を高くすると
、静電誘導的にピンチオフ点の電子のポテンシャルエネ
ルギーが引き下げられ、電子がピンチオフ点の電位障壁
を越えて、ドレインに走行できる。

この時、電子は、第３図に示すように、ゲート間のほぼ
中心、すなわち、ピンチオフ点近傍のポテンシャルエネ
ルギーの谷部を通ってドレインに達する。

ＳＩＴの場合ドレイン電圧とドレイン電流の関係は、三
極真空管と類似の特性を示す。

以上がＳＩＴの構造、および動作機構の概略である。

一般にＳＩＴの発振効率、および、増幅効率を向上させ
るためには、相互コンダクタンス（ドレイン電流の変化
／ゲー）１圧の変化）を大きく、且つ無効領域を少なく
することが必要である。

相互コンダクタンスを大きくするためには、ゲート電位
の変化が効果的にピンチオフ点電位の変化として現われ
、その結果として、ピンチオフ点を越える電子の数（ド
レイン電流）が大きく変化するように、ゲート領域とピ
ンチオフ点の間隔を狭くすることが必要である。

すなわち、製造技術上可能な限りゲート間隔を狭くする
必要がある。

ところが、従来のＳＩＴにおいては、製造技術上可能な
限りゲート間隔を狭くした場合に、チャネルの比抵抗の
高低が相互コンダクタンスおよび、無効領域に以下に述
べる影響を与えた。

第４図および第５図は高比抵抗チャネルをもつＳＩＴ、
および、低比抵抗チャネルをもつＳＩＴのドレイン電流
−ドレイン電圧（Ｉ、−ＶＤ）特性である。

ぬ。はゲー）を圧ＯＶ）、すなわち、拡散電位ぞげがか
かつている場合であり、また、ゲート電圧はＶＧｏ＜１
ＶＧ１１＜１ＶＧ２１＜１ＶＧ３１の関係である（ｎチ
ャンネルＳＩＴの場合ＶＧ１〜’ＶＧ３は負電圧である
から絶対値を比較した）。

同じく、第４図および第５図の斜線部は無効領域である
。

該領域は単にＳＩＴの動作に寄与しないだけでなく、該
領域が広くなると、動作領域が狭くなり、５ＩＴＯ高効
率動作を防げる要因の一つになる。

また、これらのＳＩＴについて、主面と平行にピンチオ
フ点を通る断面の電子のポテンシャルエネルギー分布を
第６図に示す。

第６図において右下がり斜線部および左下がり斜線部は
、両ＳＩＴにおいて電子が流れる領域の幅の概略を示し
たものであり、ピンチオフ点からｋＴ／ｑ（但しに：ボ
ルツマン定数、Ｔ：絶対温度、ｑ：電子１ケの電荷）ま
での領域である。

なお、ここでｋＴ／ｑで決まる領域の幅を実効チャネル
幅と呼ぶことにする。

高比抵抗チャネルをもつＳＩＴの場合には、ソースから
みたピンチオフ点の電子のポテンシャルエネルギー（電
位障壁）が高いので、■ｏｏのときはドレイン電流を流
し始めるに要するドレイン電圧が高くなり、第４図に示
したように無効領域が広くなる欠点がある。

その反面、第６図かられかるように実効チャネル幅（左
下がり斜線部）が広いため、チャネル抵抗が小さくなり
■。

−■。特性の立ち上がりがよくなり、その結果として相
互コンダクタンスが大きくなる利点を有している。

次に、低比抵抗チャネルをもつＳＩＴの場合には、その
■。

−■。特性は第５図に示したように、ケート電圧が比較
的低い領域ではピンチオフしないので、電圧制御可変抵
抗特性を示し、その無効領域が狭くなる利点がある。

その反面、第６図かられかるように、ピンチオフした状
態においては実効チャネル幅（右下がり斜線部）が狭い
ため、チャネル抵抗が大きくなり■。

−■ｏ特性の立ち上がりが悪くなり、結果として、相互
コンダクタンスが小さくなる欠点を有している。

すなわち、従来のＳＩＴでは実効チャネル幅を太き（す
るために高比抵抗チャネルを用いると無効領域が広くな
り、一方、無効領域を狭くするために低比抵抗チャネル
を用いると実効チャネル幅が小さくなるという背反関係
をもつ欠点があった。

本発明は、このような背反関係を緩和するためになされ
たもので、ゲート領域の周囲に、チャネルの比抵抗より
低い比抵抗を有する領域を設けることにより高効率動作
ＳＩＴを提供することを目的としている。

以下、本発明の一実施例を第７図に示す。

ここで、説明する実施例は、第１の伝導型の半導体基体
としてＮ型低抵抗半導体を、また、該基体の主面上に選
択的に設けられた第１の伝導型不純物を低濃度に含む第
１の領域としてＮ型高抵抗層を、さらに、該基体の該第
１領域の主面上に設けられた第２の伝導型の第２の領域
としてＰ型低抵抗半導体を、該第１の領域の主面上に設
けられた第１の伝導型不純物を高濃度に含む第３の領域
としてＮ型低抵抗半導体を用いて成る静電誘導電界効果
トランジスタにおいて、第１の伝導型不純物を該基体よ
り比較的高濃度に含む第４の領域としてＮ型層を用いて
、該基体内の該第２の領域の少なくとも該第３の領域に
対向する部分を覆う構成を有するものである。

第７図において、５ＩＴ２１はＮ型低抵抗半導体から成
るドレイン２２、Ｎ型高抵抗層２３、Ｎ型低抵抗半導体
から成るソース２４、Ｐ型低抵抗半導体から成るゲート
２５、ゲート２５の外側に設けられたＮ型層２６、ドレ
イン電極２７、ソース電極２８、およびゲート電極２９
から構成されている。

ソース２４とドレイン２２０間はドレインバイアス電源
３０により、ドレイン抵抗３１を介してドレイン電圧が
印加されている。

ゲートバイアス電源３２は、ゲート接合３３を逆方向に
バイアスしている。

ただし、ゲートバイアス電源３２を印加しなくても、拡
散電位により空乏層３４が広がりチャネル３５はほぼピ
ンチオフ状態となっている。

第８図は従来のＳＩＴと本発明によるＳＩＴの電子のポ
テンシャルエネルギー分布の比較を示す。

第８図ににおいて、本発明によるＳＩＴはケート２５の
外側に設けられたＮ型層２６の影響により、ピンチオフ
点近傍の電子のポテンシャル分布が従来のＳＩＴと異な
り、ピンチオフしたあとは実効チャネル幅が広く、しか
も、′ｖＧｏのときにはピンチオフ点の準位が低くなっ
ている。

その結果、第９図（太実線）に示すととく■。

−ＶＤ特性が鋭く立ち上がり、しかも、ドレイン電流が
流れ始めるときのドレイン電流が流れ始めるときのドレ
イン電圧が低くなるので、相互コンダクタンスの大きい
高効率ＳＩＴを得ることができる。

したがって、ＳＩＴ、すなわち静電誘電界効果トランジ
スタの発振効率および増幅効率を向上させることができ
る。

また、第１０図に示すようにゲート領域のソースに対向
する側にだけ該Ｎ型層を設けた構造のＳＩＴでも、本発
明の目的を達成することができる。

以上の説明は、縦形接合型ＮチャネルＳＩＴについて説
明したが、横形、ショットキーバリア型、およびＰチャ
ネルＳＩＴにも適用し得ることは明白である。

【図面の簡単な説明】

第１図は、従来のＳＩＴの構造を示す図、第２図および
第３図は、電子のポテンシャルエネルギー分布を示すグ
ラフ、第４図は、従来の高比抵抗チャネルＳＩＴのＩＤ
−ＶＤ特性図、第５図は、従来の低比抵抗チャネルＳＩ
Ｔの■。 −ＶＤ特性図、第６図は、高比抵抗チャネルＳＩＴと低
比抵抗チャネルＳＩＴについて、電子のポテンシャルエ
ネルギー分布の比較を示す図、第７図は、本発明による
ＳＩＴの構造を示す図、第８図は、従来のＳＩＴと本発
明によるＳＩＴの電子のポテンシャルエネルギー分布の
比較を示す図、第９図は、従来の高比抵抗チャネルＳＩ
Ｔと低比抵抗チャネルＳＩＴ、および、本発明によるＳ
ＩＴの■。 −■ｏ特性の比較図表、第１０図は、他の実施例を示す
図である。 第１図において、１はＳＩＴ、２はドレイン、３は高抵
抗層、４はソース、５はゲート、６はドレイン電極、７
はソース電極、８はゲート電極、９はドレインバイアス
電源、１０はドレイン抵抗、１１はゲートバイアス電源
、１２はゲート接合、１３は空乏層、１４はチャネルを
示す。 第７図および第１０図において、２１は本発明によるＳ
ＩＴ、２２はドレイン、２３は高抵抗層、２４はソース
、２５はゲート、２６はゲート２５の外側に設けられた
Ｎ型層、２Ｔはドレイン電極、２８はソース電極、２９
はゲー）！極、３０はドレインバイアス電源、３１はド
レイン抵抗、３２はゲートバイアス電源、３３はゲート
接合、３４は空乏層、および３５はチャネルを示す。 伺、図中同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 第１の伝導型の半導体基体と、該基体の主面上に選
   択的に設けられた第１の伝導型不純物を低濃度に含む第
   １の領域と、該第１領域の主面上に設けられた第２の伝
   導型の第２の領域および該第１の領域の主面上に設けら
   れた第１の伝導型不純物を高濃度に含む第３の領域を持
   つ静電誘導電界効果トランジスタにおいて、第１の伝導
   型不純物を該基体より比較的高濃度に含む第４の領域で
   、該基体内の該第２の領域の少なくとも該第３の領域に
   対向する部分を覆う構成を有することを特徴とする静電
   誘導電界効果トランジスタ。