JPS583618B2 - サドウパルスイチヘンチヨウソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は相隣るパルスの間隔によってＭ値のデイジタル
量を伝送する差動パルス位置変調装置、特に符号間干渉
を避けるため、または回路素子の動作タイミングに余裕
を持たせるためにパルスの最少間隔をＲタイムスロット
とするパルス位置変調装置に関するものである。

Ｍ値の差動パルス位置変調は１ワード期間をＭ個のタイ
ムスロットに分割し、入力デイジタル量哨と１ワード前
のパルス位置βｉ−１とを法Ｍで加算して得た結果βｉ
とパルス位置とを対応させて送出する。

すなわちの演算結果をパルス位置と対応させる。

以上のような演算を行なう装置は例えば第１図に示すよ
うに実現される。

即ち入力端子１に加えられたＭ値ディジタル量と、タイ
ミング発生回路２により端子５に加えられるクロック信
号を計数するカウンタ３の内容とが一致回路４により比
較され、両者カ一致すると一致回路４は検出信号として
のパルスを出力する。

このパルスは禁止回路７を通って出力端子８及び前記カ
ウンタ３のリセット端子６に供給され、カウンタ３の内
容をＯとする。

禁止回路７は前記タイミング回路２のもう一つの出力の
ワードパルスによって規定される１ワード期間内に一致
回路４より供給されるパルスのうち、最初のパルスのみ
を通過させる。

以上のようにして１ワード期間に１個のパルスが出力端
子８に供給され、そのパルス列中の隣り合うパルスの間
隔はパルスが連続して生じたときの間隔な０と定義すれ
ば、０から２Ｍ＝２までの値をとる。

以上の動作を第２図のタイムチャートによって説明する
。

こゝではＭ＝８とし、１ワードを０から７までの８個の
タイムスロットに分割してある。

まず、βｉ−１＝０つまり図において第１番目のワード
の最初のタイムスロットにおけるカウンタ３の内容が０
であるとき、αｉ＝３であると３着目のタイムスロット
にパルス系列Ｐ１としてパルスが発生する。

直ちにカウンタは０にリセットされ、同図Ｂ１に示すよ
うに順次１、２、３、・・・・・・とタイムスロットご
とにカウンタ３の内ｇを増加させる。

同一ワード内でカウンタの内容が再び３となるが、この
ときは禁止回路７によりＰ１の発生は禁止され、カウン
タ３の内容は増加を続け、カウンタ３はその内容が８に
なる時に０に戻る。

よって次のワードの５番目のタイムスロットにおいてカ
ウンタの内容Ｂ１は２となり、αｉと一致し、パルスが
発生してカウンタ３は０にリセットされる。

つまり、αｉ＝２、βｉ−１＝３に対しなる演算の結果
をパルス位置で表現したことになる。

第２図の３番目のワードと４番目のワードにおいてＰ１
はパルスが連続して発生しており（間隔＝０）、不都合
を生じる場合があるため従来は次の方法によってこれを
避けている。

すなわち、パルスの発生しない余分のタイムスロットを
１ワード中に追加する。

そのようにして発生された第２図のパルス系列Ｐ２とそ
れに対応するカウンタ３の内容Ｂ２とによりこれを説明
する。

こゝでは信号の発生するタイムスロット８個以外に４個
の余分なタイムスロットを加えて１ワードが構成されて
いる。

パルス系列Ｐ２の各パルスが発生するタイムスロットの
番号はＰ１のパルスの発生するタイムスロットの番号と
全く同じであるため、ワード内の最後の４タイムスロッ
トつまり、８番目から１１番目のタイムスロットにはパ
ルスが発生しない。

この動作は第２図のＢ２に示してあるようにパルスが発
生すると続く４タイムスロットを０に固定し、５番目の
タイムスロットから１、２、３と計数することにより実
現される。

つまり第１図の端子５に加えるクロツクパルスを端子８
にパルスが発生した直後の４タイムスロットの期間だけ
禁止する。

このような余分のタイムスロットはもちろんワード内の
どの位置に挿入してもよいし、ワード内に分散させてお
くこともできる。

しかし、余分のタイムスロットを設けるためには、前述
のようにクロツクパルスを禁止する期間を設定するため
のカウンタを必要とし、例えば７タイムスロットの余分
なタイムスロットを付加するには７進のカウンタを要す
る。

このため簡単な回路でＰＰＭ通信ができるという差動パ
ルス位置変調方式の利点を多少減少させることになる。

本発明の目的は前述の余分のタイムスロットを作るため
のカウンタを不要とし、あるいはこのようなカウンタの
段数を自由に選択して論理設計上の自由度を増加させる
ことができる差動パルス位置変調装置を提供することに
ある。

この発明によれば従来と同様に信号をＭ個のタイムスロ
ットの１個にあてはめてパルス送信する場合に、Ｍ進の
バイナリカウンタを使用し、送信パルスの相隣るパルス
の間隔は最少でもＲタイムスロット以下にならないよう
に１ワードはＭ＋Ｒ個のタイムスロットに構成される。

しかして上記パイナリカウンタの停止期間はＲではなく
Ｒ−１タイムスロット以下とされ、零も含み、即ちカウ
ンタの停止を全く行なわなくてもよい。

本発明による差動パルス位置変調装置の実施例は第１図
と同じ構成を持つがタイミング回路２によって定められ
る１ワード期間はカウンタ３の１周期Ｍよりも整数タイ
ムスロットだけ長い点が従来と異なる。

このような構成においては入力デイジタル量αｉとパル
ス位置を示す数γｉとは次の関係を持つ。

こゝでγｉ−１は１ワード前のパルス位置、Ｒはパルス
の発生しない付加的なタイムスロットの数であり、また
カウンタ３の周期と１ワード周期の差をタイムスロット
数で表現したものでもある。

また復調は下式によって行なわれる。

次に第１図のカウンタ３の１周期を８タイムスロット、
１ワードを１２タイムスロットとした実施例について第
２図のタイムチャートで動作を説明する。

Ｐ３はこの実施例における出力のパルス列、Ｂ３はカウ
ンタ３の内容を示す。

最初のワードにおいてαｉ＝３、最初のタイムスロット
においてＢ３＝０であるとする。

カウンタ３は順次１、２、３とその内容を増加し、αｉ
に等しい３になった時点すなわちγｉ＝３でパルスが発
生し、端子６および８に加えられ、カウンタ３はリセッ
トされて再び１、２、３、・・・・・・と計数を続け、
次のワードで最初にαｉの値２と等しくなる１番目のス
ロットでパルスが発生する。

これはなる演算を行なった結果をパルス位置で表現した
ことと等価である。

法８の加算の結果は８以上の数値を生じないから、また
カウンタ３は出力パルスが出るとリセントされ、その後
、次のワードまでは出力パルスは禁止され、またカウン
タ３は各ワードの最初のタイムスロットから第８番目の
それまでに必ず０〜７を計数するから、ワード内の８番
目〜１１番目の４個のタイムスロットには決して出力パ
ルスは発生しない。

このようにしてカウンタ３の動作を止める操作を行なわ
ずともパルスの最少間隔を任意に与えることができる。

場合によっては復調器の論理素子の動作タイミングに余
裕を持たせるため、カウンタ３の動作を止めることが必
要になる。

一方、１ワード内のパルスの発生し得るタイムスロット
数Ｍに対して付加するタイムスロットの数Ｒは、クロツ
ク周波数、ワード周波数及び入力量αｉのビット数の間
の関係がタイミング回路の構成上からある程度定まるた
め制限を受ける。

このため必要なカウンタ停止期間よりＲの方が大となる
ことが多い。

このとき所要のカウンタ停止期間をＳとし、実際にカウ
ンタを停止させる期間をＵとすれば、 の制限のもとにＵを最も望ましい回路構成となる紋に選
ぶことができる。

このとき、入力量αｉとパルス位置δｉの間には次の関
係が成立する。

復調は により得られる。

このような原理に基づく実施例を第３図に示す。

同図において第１図と対応する部分は同一符号を付けて
示し、１１はＭ進カウンタ３へのクロックパルスを、端
子６にパルスが生じた直後のＵ個のタイムスロットの期
間だけ禁止する回路である。

端子８にはタイミング回路２で定まる１ワード期間スな
わちＭ＋Ｒタイムスロットに１個のみパルスが発生し、
各ワードの最後のＲタイムスロットにはパルスは発生し
ない。

またカウンタ３は端子８にパルスの発生した直後のＵタ
イムスロットの間は動作を停止する。

以上説明したように出力パルスの最少間隔Ｒとカウンタ
停止期間Ｕを一致させる必要がなくなるので、各論理回
路のタイミング、構成に自由度が増え、Ｕ＝０の場合に
は従来のＲ＝０の変調回路と１ワード期間長が異なるの
みで他に回路規模を全く増大させずに最少パルス間隔Ｒ
を１以上の自由な数に選べる。

【図面の簡単な説明】

第１図は従来の最少パルス間隔が０となる差動パルス位
置変調装置の一例を示すブロック図、第２図は第１図の
動作及び従来の方法による最少パルス間隔を１以上とす
る装置の動作及び本発明による最少パルス間隔を４カウ
ンタの停止期間を０とする装置の動作を説明するための
タイムチャート、第３図は本発明による最少パルス間隔
よりカウンタ停止期間の短い場合の実施例を示すブロッ
ク図である。 １：入力端子、２：タイミング回路、３：Ｍ進パイナリ
カウンタ、４：一致回路、７：禁止回路、８：出力端子
。

Claims (1)

【特許請求の範囲】
1. １ タイミング発生回路より供給されるクロック信号を
   計数するＭ進バイナリカウンタの内部とＭ値の入力ディ
   ジタル量との一致が検出され、この一致の検出で発せら
   れる検出信号によって前記Ｍ進パイナリカウンタがリセ
   ットされ、１ワード前の演算結果と前記入カデイジタル
   量との和分演算なＭ進パイナリカウンタによって行ない
   、この演算結果をワード内のＭ個の信号タイムスロット
   のうちの１個にあてはめてパルスを送信し、相隣るパル
   スの間隔がＭ値のデイジタル量を伝送し、かつ最少パル
   ス間隔がＲタイムスロット以下とならないように１ワー
   ドがＭ＋Ｒ個のタイムスロットより成る差動パルス位置
   変調装置において、前記Ｍ進パイナリカウンタを前記検
   出信号によりＲ−１タイムスロット以下（零を含む）の
   期間停止する手段を有することを特徴とする差動パルス
   位置変調装置。