JPS5837640B2 - 断線補償方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置等において、駆動回路の出力電圧を
複数のトランジスタに共通に供給するための配線が断線
した場合、それによって生じたトランジスタの誤動作に
伴う誤情報を正情報と切離すための断線補償方式に関す
る。

第１図は駆動回路によって複数のトランジスタを共通に
駆動する一例であり、例えばＰ形半導体基板上に形成さ
れたＭＯＳ電界効果形トランジスタにより構成された装
置の例を示す。

図において、トランジスタ１および２で駆動回路を構成
し、その出力端γに共通１駆動用配線８が接続され、こ
の配線８にトランジスタ３１，３・・・・・・３ｋのゲ
ートが接続されている。

このような構或において、入力端子６が高電圧にあると
トランジスタ２は導通状態にあり、駆動回路の出力端７
、従って共通１駆動用配線８は零電圧であり、トランジ
スタ３〜３ｋは全て遮断状態にある。

入力端子６の電圧が高電圧から零電圧になるとトランジ
スタ２は遮断され、配線８の電圧は高覗圧となってトラ
ンジスタ３１〜３ｋが導通する。

トランジスタ３１〜３ｋは端子４〜４ｋに入力された情
報を端子５１〜５ｋへ伝達するスイッチとして働き、ト
ランジスタ３。

〜３ｋの導通状態において、端子５ 〜５ｋに端子４１
〜４ｋの情報が出力される。

これらの構或からなる装置は半導体集積回路においては
頻繁に用いられる。

例えば読み書き可能な等速読み出し記憶装置（以下、Ｒ
ＡＭ形記憶装置という）では、端子４〜４ｋに蓄えられ
てい？（端子４ 〜４ｋに接続された図示しないコンデ
ンサに蓄えられていた）情報を、ワード線として働《配
線８の情報により制御して、ビット線につながる端子５
１ 〜５ｋに出力する。

また読み出し専用記憶装置（以下、ＲＯＭ形記憶装置と
いう］では、トランジスタ３ 〜３ｋの閾値電圧をあら
かじめ“１″ “Ｏ”情報に対応して変化させ、端子４
〜４ｋを零電圧としておく。

ワード線８に電圧を印加すると、低い閾値電圧をもった
トランジスタのみ導通し、それに対応したビット線が零
電圧となるが、高い閾値電圧をもったトランジスタは遮
断状態のままであり、ビット線は高電圧を保つ。

このようにして閾値電圧の差を“１”“０”情報として
読み出すことができる。

このような構成は共通駆動するトランジスタ数が多くな
ってくると、配線８の総延長は非常に長くなる。

これを例えば半導体集積回路製造技術を用いて加工形成
した場合、しばしば断線が生じる。

断線時に生じる状況として、例えば第１図においてトラ
ンジスタ３１−１ と３１の間で９で示したような配線
断線が生じたと仮定する。

トランジスタ３〜３１−１は配線８により駆動回路と結
合しているので、入力端子６の電圧変化に対応して正規
のスイッチ動作を行ない、正情報を端子５〜５１−１
に出力する。

しかし、トランジスタ３１〜３ｋのゲートは配線８とＳ
もに駆動回路の出力から電気的に浮遊した状態になり、
一定の電圧状態に定まらない。

即ち、トランジスタ３１〜３ｋは入力端子６の情報に対
応してスイッチ動作しないばかりか、遮断あるいは導通
のどちらかの状態になるかも不確定であり、端子５１〜
５ｋに現われる情報は全く信頼できない。

一方、従来より断線によって生じた不良部分を切り離し
、正情報を出力する良部分のみを利用する方法がある。

その場合、不良部分の出力は常時低電圧かあるいは常時
高電圧であることが要求されている。

例えば、端子５〜５ｋから出力された情報Ｘ・（ｊ＝１
、２、・・・・・・、ｋ）と、別の情報Ｙ・（ｊ＝１、
２、・・・・・・、ｋ）との論理和Ｘ．Ｊ ＋Ｙｊをとる場合、断線部に接続されている端子５１〜
５ｋには論理“Ｏ ｊｊに対応した尼圧として常時零電
圧が出力されているとすれば、論埋和をとった後の情報
はＹ・どなる。

即ち、断線部からの情報は無視され、正情報から切り離
されたこと？なる。

また同様に情報Ｘｊ，Ｙｊ の論埋積Ｘｊ・Ｙｊをと
る場合には、出力された断線部からの情報を常時論埋“
１ Ｈに対応した高電圧とすれば、論埋積後の情報はＹ
ｊとなり、これも断線部からの情報を切り離したことに
なる。

このような方法は装置等の２重化による信頼性向上に非
常に有効な手段となる。

しかし、第１図に示す如き従来の装置では、配線断線部
は電気的に浮遊し、一定電圧に定まりにくい。

例え一定電圧となっても前述したような望ましい情報が
常時出力されるような状態になるかどうかは全く予知で
きない。

従ってこのような回路では断線によって生じた誤情報を
切り離せず、断線が生じた場合には、例え正しく動作し
ている部分があっても全体を不良として棄てざるを得な
い。

本発明はこれらの欠点を除去するため、駆動回路の出力
電圧を複数のトランジスタに共通に供給する配線の一部
に、該配線が断線した場合、断線部分の電圧を所望の電
圧に設定する回路を付加し、これにより断線部トランジ
スタから出力される誤情報を正情報と切り離す処理に最
も都合のよい状態に変換して出力することを可能にし、
メモリ等の回路ブロックの二重化等による誤り訂正を容
易にするものである。

以下、図面により詳細に説明する。

第２図は本発明の基本構或例であり、Ｐ形半導体基板上
に形成されたＭＯＳ電界効果形トランジスタからなるＲ
ＯＭ形記憶装置に適用した例を示す。

第１図と同様に、トランジスタ１および２からなる１駆
動回路に共通７駆動配線８が接続され、これに複数のト
ランジスタ１０ 〜１０ｋのゲートが接続されている。

トランジスタ１０ 〜１０ｋは製造時に書き込む情報“
１”、“Ｏ ｎに対応して２種類の閾値電圧をもつ記憶
セルのトランジスタである。

第２図をはじめ、他の図においても＊印を付したトラン
ジスタは負の閾値電圧をもつデプレツション形トランジ
スタを、またその他は正の閾値電圧をもつエンハンスト
メント形トランジスタである。

トランジスタ１１１ 〜１１ｋは情報の読み出しに先立
って出力端子１２ 〜１２ｋを予め高電圧に充電するト
ランジスタで、共通のゲート配線端子１３からの入力電
圧によって駆動され、直流電源配線１４の電圧で出力端
子１２、〜？２ｋを充電する。

１５は本発明の特徴となる断線補償用トランジスタで共
通駆動用配線８の他端に接続されており、本例ではデプ
レツション形トランジスタを用いている。

第３図は第２図のａ”ｅで示す部分の電圧波形を示し、
ａは入力端子６に印加される入力電圧、ｂは駆動回路の
出力電圧、Ｃはゲート配線端子１３への入力電圧である
。

ｄは記憶セルのトランジスタがエンハンスメント形であ
る場合の端子１２の出力電圧で、代表的に端子１２の出
力電圧を示し、ｅは記憶セルのトランジスタがデプレツ
ション形トランジスタの端子１２の出力電圧で、代表的
に端子１２１の出力電圧を示す。

断線９がなく配線８が接続されていれば、トランジスタ
１０ 〜１０ｋは全て正常動作する。

すなわち電圧Ｃが低下してから入力電圧ａが立ち下がる
までの間、トランジスタ１０、〜１０ｋの閾値電圧に従
って出力電圧ｄまたはｅが端子１２１〜１２ｋに出力さ
れる。

このときトランジスタ１５は駆動回路のトランジスタ１
，２の動作に影響を及ぼさない大きさとする。

例えばトランジスタ１，２のチャネル長とチャネル幅の
割合を１および２とすれば、トランジスタ１５のそれは
０．０１程度とすればよい。

第２図の例の動作を第３図を参照して説明する。

駆動回路の入力端子６の電圧ａが高電圧となると、記憶
セルのトランジスタ１０１ 〜１０ｋのゲート電圧ｂは
零電圧となる。

このとき＊印をつげたデプレツンヨン形トランジスタは
導通状態であり、エンハンスメント形トランジスタは遮
断状態である。

端子１３の電圧Ｃが高電圧となると、デプレツンヨン形
トランジスタの接続された出力端子１２の電圧ｅはほと
んど上がらないが、エンハンスメント形トランジスタの
接続された出力端子の電圧ｄは充電され高電圧となる。

電圧Ｃが立ち下がると、デプレツション形トランジスタ
の接続された出力端子は零電圧となるが、エンハンスメ
ント形トランジスタの接続された出力端子は入力電圧ａ
が立ち下がるまでの時間Ｔの間正情報を保持する。

配線８に断線がなければトランジスタ１０ 〜１０ｋの
全てのゲートに電圧ｂが印加されるが、第２図に示す如
く配線８が断線９によって配線８、と８。

に２分されていた場合、断線９が起っているトランジス
タ１０ｉ以降の配線８２ に？電圧ｂが供給されない。

しかし、配線８の他端にはトランジスタ１５が接続され
ており、断線９が生じていても、配線８は従来のように
浮遊せず、トランジスタ１５の導通により常時高電圧に
保持される。

したがって断線９以降のトランジスタ１０ｉ〜１０ｋは
常時導通状態にあり、その出力端子１２ｉ〜１２ｋは常
に零電圧を出力することになる。

他方、配線８１ の側の出力端子１２、〜１２ｉ ，
には、トランジスタ１０１ 〜１０ｉ ，の形態
による零あるいは正電圧が正常に出力される。

このことは前述したように、断線による誤情報を切り離
すのに都合が良く、第４図の参照によってより理解でき
る。

第４図は本発明の一実施例であり、第２図のＲＯＭ形記
憶装置を２重化したＲＯＭ形記憶装置に応用した例であ
る。

第２図と同じ構成からなる２つの記憶装置の各々に対応
したトランジスタ３０１と３１、３０２と３１，・・・
・・・，３０ｋと３１ｋには閾値電圧の変化によって同
じ“１”、“０″情報が書き込まれている。

一方の共通駆動用配線に断線は生じていない。

両記憶装置の出力３２、と３３１、３２と３３２，・・
・・・・，３２ｋと３３ｋの情報をそれぞれＸｊとＹｊ
とし（ｊ＝１、２、・・・・・・、ｋ）、それらを
トランジスタ３４，３５ ，３６からなる論理和をとる
回路に入力する。

論埋和回路の出力をＺｊとすると、Ｚｊ ＝Ｘｊ ＋Ｙ
ｊとなる。

第４図において出力３２１〜３２ｋおよび出力３３１〜
３３ｉ−、は正情報を出力するが、出力３３ｉ〜３３ｋ
は断線９によって常時零電圧（“０″情報）を出力する
。

即ち前記論理和の式において、ｊ−１、２、・・・・・
・、ｉ−１ではＸｊ＝ＹｊでＺｊ ＝Ｘｊ＋Ｙｊ＝Ｘｊ
＝Ｙｊとなり、ｊ＝ｉ，ｉ＋１、・・・・・・、ｋ テ
ハＹｊ ＝ ０ テＺ ｊ ＝Ｘ・＋ｏ＝ｘＴとなる。

即ち出力３３・〜３３ｋＪ Ｊ
１で情報“１′”が出力さ
れるべき時に情報“０″を出力するという誤りは無視さ
れ、出力３２ｉ〜３２ｋから出力される正情報のみが出
力３７ｉ〜３７ｋに出力される。

従来のようにトランジスタ１５がなく、トランジスタ３
１ｉ〜３１ｋのゲートが零電圧であると、３３ｉ〜３３
ｋには本来“０′”であるべき情報が“ｌ”となり、３
２ｉ〜３２ｋの正情報を破壊し、出力３７ｉ〜３７ｋは
全て情報“１″となる。

第５図は本発明の他の基本構成例であり、Ｐ形？導体基
板上に形成されたＭＯＳ電界効果形トランジスタからな
るＲＡＭ形記憶装置に適用した例である。

エンハンスメント形トランジスタ４０１〜４０ｋは記憶
用コンデンサ４１１〜４１ｋ内の情報、即ちコンデンサ
が充電されているか否かを情報Ｉｔ １ ｊｌ、″″Ｏ
Ｉｔとし、これを出力端子４２１〜４２ｋに伝達する
スイッチの役割を果す。

デプレツション形トランジスタ４３は断線９によって生
じた浮遊配線８を零電圧に固定するトランジスタであり
、第２図のトランジスター５と同様の大きさとする。

第６図に示す各端子の電圧波形のタイミングチャートを
用いて動作を説明する。

ｆぱ入力端子６に印加された入力電圧、ｇはトランジス
ター，２からなる駆動回路の出力電圧、即ち配線８およ
びトランジスタ４０ 〜４０ｋのゲートに印加されるべ
き電圧、ｈは出力端子４２〜４２ｋをあらかじめ高電圧
に充電するためにトランジスタ１１ 〜１１ｋに印加す
る電圧である。

はじめに鑞圧ｈが高電圧になると、出力端子４２ 〜４
２ｋは全て高電圧となる。

電圧ｈが零電圧になり入力電圧ｆが立ち下がると、本来
１本である駆動用配線８は高電圧となり、コンデンサに
蓄えられていた情報が出力される。

コンデンサには“０′゛情報に対応して負電荷を充電し
、”１′′情報は充電しない。

従ってコンデンサに“０″情報が蓄積されている場合、
先に高電圧に充電されていた出力端子の電圧は初期値か
ら低下する。

この様子を電圧Ｉの電圧低下Ｖとして示す。

通常はこの電圧低下をその後さらに増幅し、零電圧まで
下げる。

零電圧となった”０１１情報は再び電圧ｈが立ち上がる
までの時間Ｔの間保持される。

コンデンサが充電されていない場合には先に高電圧に充
電されていた出力端子の電圧は初期値をそのまま保つ。

この様子を電圧ｍに示す。

第５図において配線８が断線９により２分された場合、
配線８およびトランジスタ４０ｉ〜４０ｋのゲートはト
ランジスタ４３の作用で零電圧に固定される。

従ってトランジスタ４０ｉ〜４０ｋは常時遮断され、出
力端子４２・〜４２ｋｌ には常に高電圧、即ち、ｎ １ ｔｔ情報が出力される
。

このことは前述したように、断線による誤情報を切り離
すのに適している。

第７図は本発明の他の実施例であり、第５図の？ＡＭ形
記憶装置を２重化したＲＡＭ形記憶装置に応用した例で
ある。

第５図と同じ構成からなる２つの記憶装置を用い、記憶
用のコンデンサ６０、と６１，６０。

と６１２，・・・・・・，６０ｋと６１ｋは同じ情報が
書き込まれている。

両記憶装置の出力６２１〜６２ｋおよび６３〜６３ｋの
情報をそれぞれＸｊとＹｊとし （ｊ−１、２、・・・
・・・、ｋ）、それらをトランジスタ６４，６５，６６
からなる論埋積をとる回路に入力する。

論埋積回路の出力６７〜６７ｋの情報をＺｊとするとＺ
ｊ＝Ｘｊ−Ｙｊとなる。

第７図において出力６２ 〜６２ｋ、６３１ 〜６３１
−１は正情報を出力するが、出力６３ｉ〜６３ｋは断線
９によって常時高電圧、即ち”１″情報を出力する。

即ち前記論理式において、ｊ−１、２、・・・・・・
ｉ−１では、Ｘｊ＝ＹｊでありＺｊ ＝Ｘｊ − Ｙｊ
＝Ｘｊ 一Ｙ−とな’）、ｊ＝ｉ，ｉ＋１−−、ｋ−
（−はＹｊ＝Ｊ ■でありＺｊ＝Ｘｊ ・１＝Ｘｊとなる。

すなわち出力６３ｉ〜６３ｋで情報”０″が出力される
べき時に情報”１“を出力するという誤りは無視され、
出力６２ｉ〜６２ｋから出力される正情報のみが出力６
７ｉに出力される。

従来のようにトランジスタ４３がなく、配線８。

が高電圧状態で電気的に浮遊すると、コンデンサ６１ｉ
〜６１ｋには誤った情報が書き込まれる。

例えば情報“１′゛を書き込むべきとき情報“０″を書
き込んだとすると、その情報はそのまＬ６３ｉ〜６３ｋ
に出力され、前記論理式に従って、正しい側の出力６２
ｉ〜６２ｋの情報を破壊する。

即ち６７ｉ〜６７ｋは全て情報ｎ １ ？１となる。

なお６８は両装置の出力を増幅し、“０１１情報を零電
圧にするための回路である。

以上の２実施例は半導体集積回路で形成された記憶装置
に適用した例を示したが、本発明の適用領域はこれに限
ることな《、他の半導体集積回路やプリント配線の断線
等、複数のトランジスタを長い配線によって共通に駆動
する場合には全てに適用できる。

また断線によって浮遊した配線を電気的に固定するため
の電圧は、断線部から出力された誤情報をどのような方
法で正情報と切り離すかで決められる。

従って前記実施例に示すように断線部の電圧は高電圧あ
るいは零電圧に限ることはない。

また配線断線部の電圧設定方法も、前記実施例で示した
１トランジスタからなる回路に限ることな《、駆動回路
の動作に影響を与えない方法で、複数トランジスタを用
いた直流電源回路あるいは、抵抗やコンデンサを介して
電源と配線を結合した回路等によることができる。

また前記実施例では配線は分岐せず一本であるが、これ
は分岐してもよい。

その場合には分岐配線の終端部の各々に、前記電圧設定
回路を設ければよい。

また配線長が非常に長い場合には、前記電圧設定回路を
分散して複数個設置し、２ケ所以上の断線に対しても配
線浮遊部が生じないようにすることもできる。

以上説明したように、本発明は特に装置を多重化した場
合の誤情報の救済に最も有効である。

その場合、多重化された各装置からの複数の同等な出力
情報のうち、ただ１つの情報でも正しげれば、それを装
置全体の情報として正し《取り出すことができる。

このように、本発明は断線による回路の不良の他への波
及を自動的にかつ最少限に抑えることができ、従って断
線部からの情報の切り離し、または救済を容易にする効
果がある。

救済技術をほどこして断線を容認することは装置の製造
歩留りを向上させ、ひいては装置価格の低廉化に寄与す
る。

【図面の簡単な説明】

第１図は従来例を示す回路図、第２図は本発明の基本構
成例を示す回路図、第３図は第２図を説明する波形図、
第４図は第２図を用いた場合の本発明の実施例を示す回
路図、第５図は本発明の他の基本構成例を示す回路図、
第６図は第５図を説明する波形図、第７図は第５図を用
いた場合の本発明の他の一実施例を示す回路図である。 １および２・・・・・・駆動回路を構成するトランジス
タ、１０１ 〜１０ｋ・・・・・・１駆動回路によって
共通に駆動されるトランジスタ、８・・・・・・共通１
駆動用配線、１５・・・・・・断線浮遊部を高電圧にす
るトランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 駆動回路と複数のトランジスタと該駆動回路により
   該複数のトランジスタを共通に駆動するための配線とを
   有する少くとも２組の同様な回路ブロックと、各回路ブ
   ロックの相対するトランジスタの出力をそれぞれ入力と
   して、そのうちの誤情報を禁止し、正常な情報のみを出
   力する複数の論理回路とを具備した装置において、前記
   各回路ブロックにおける前記駆動回路の出力電圧を前記
   複数のトランジスタに共通に供給するための配線の？端
   に前記駆動回路とは動作の上で独立な電圧設定回路を接
   続し、前記配線の断線により該断線個所より先の配線が
   前記駆動回路から浮遊した場合、該浮遊部のトランジス
   タの出力を前記電圧設定回路によって所定の電圧値に固
   定し、該トランジスタの出力を入力とする論理回路は、
   該固定出力を誤情報とみなして禁止することを特徴とす
   る断線補償方式。