JPS5840215B2 - System synchronization method - Google Patents
System synchronization methodInfo
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- JPS5840215B2 JPS5840215B2 JP11596680A JP11596680A JPS5840215B2 JP S5840215 B2 JPS5840215 B2 JP S5840215B2 JP 11596680 A JP11596680 A JP 11596680A JP 11596680 A JP11596680 A JP 11596680A JP S5840215 B2 JPS5840215 B2 JP S5840215B2
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Description
【発明の詳細な説明】
本発明はマルチプロセッサ・システムに関し、特に３台
以上の演算処理装置（以下ＢＰＵという）を有するシス
テムの同期方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor system, and particularly to a synchronization method for a system having three or more arithmetic processing units (hereinafter referred to as BPUs).
従来のシステム同期方式とその問題点を第１図および第
２図によって説明する。The conventional system synchronization method and its problems will be explained with reference to FIGS. 1 and 2.
第１図において、１はＢＰＵ（Ａ）、２はＢＰＵ（Ｂ）
であり、１０１，１０３，２０１．２０２は両ＢＰＵ間
の同期インタフェース線である。In Figure 1, 1 is BPU (A), 2 is BPU (B)
and 101, 103, 201, and 202 are synchronous interface lines between both BPUs.
ＢＰＵ（Ａ）１に於いてＢＰＵ（Ｂ）２との同期処理が
必要な状態が発生した場合、同期処理要求線１０１）に
よりＢＰＵ（Ｂ）２に対しその旨を割込み要求として知
らせる。When a state requiring synchronization processing with BPU (B) 2 occurs in BPU (A) 1, this fact is notified to BPU (B) 2 as an interrupt request via a synchronization processing request line 101).
ＢＰＵ（Ｂ）２で同期化のための割込みが発生し、ＢＰ
Ｕ（Ａ）１との同期が確立するとその旨がＢＰＵ（Ｂ）
２より同期応答線２０１でＢＰＵ（Ａ）１へ報告される
。An interrupt for synchronization occurs in BPU (B) 2, and BP
When synchronization with U(A)1 is established, BPU(B)
2 to the BPU (A) 1 via the synchronization response line 201.
ＢＰＵ（Ａ）１は同期確立の応答を受けると、ＢＰＵ（
Ｂ）２との間で同期処理を実行する。When BPU (A) 1 receives a response to establish synchronization, BPU (
B) Execute synchronization processing with 2.
同期処理が終了した後、両ＢＰＵ間の同期を解除し、各
ＢＰＵが非同期で独立に動作する。After the synchronization process is completed, the synchronization between both BPUs is released, and each BPU operates asynchronously and independently.
ＢＰＵ（Ｂ）２で同期処理の必要が生じた場合は、同様
に同期処理要求線１０３で割込みをかけ、ＢＰＵ（Ａ）
１で同期確立の応答が同期応答線２０２に出されると、
ＢＰＵ（Ｂ）２は同期処理を開始する。When the need for synchronous processing arises in BPU (B) 2, an interrupt is similarly generated on the synchronous processing request line 103, and BPU (A)
1, when a synchronization establishment response is sent to the synchronization response line 202,
BPU(B)2 starts synchronization processing.
次に、両方のＢＰＵで同時に同期処理の必要な状態が発
生した場合について説明する。Next, a case will be described in which a state requiring synchronization processing occurs in both BPUs at the same time.
この場合、同期処理要求線１０１，１０３により両ＢＰ
Ｕ間で同時に割込みがかけられるが、各ＢＰＵは処理の
途中であるために割込みが受は付けられず、両ＢＰＵは
応答待ちの状態になり、このままではデッドロック状態
になってしまう。In this case, both BPs are
Interrupts are issued simultaneously between the two BPUs, but since each BPU is in the middle of processing, the interrupts are not accepted, and both BPUs are in a state of waiting for a response, resulting in a deadlock state.
これを防ぐために、従来は次のようにしている。To prevent this, conventional methods are as follows.
すなわち、応答待ち状態の時にＢＰＵ番号を検査し、Ｂ
ＰＵ番号が′Ｏ”の方（ＢＰＵ（Ａ）がＢＰＵ番号″Ｏ
”とする）は、このまま相手よりの応答を待つ。In other words, the BPU number is checked while waiting for a response, and B
Those whose PU number is 'O' (BPU (A) is the BPU number 'O'
”) will continue to wait for a response from the other party.
ＢＰＵ番号が１”の方（ＢＰＵ（Ｂ）がＢＰＵ番号”１
”とする）は応答の検査と同時にＢＰＵ（Ａ）より同期
処理要求があるかどうかを検査し、要求があるときは同
期処理要求を取り下げて（同期処理要求線１０３をオフ
状態にする）内部の命令カウンタを戻し、命令を終了す
る。Those whose BPU number is 1" (BPU (B) is the BPU number "1"
”) checks whether there is a synchronous processing request from the BPU (A) at the same time as checking the response, and if there is a request, cancels the synchronous processing request (turns the synchronous processing request line 103 into an OFF state). Returns the instruction counter and terminates the instruction.
命令が終了したことによリＢＰＵ（Ａ）１からの割込み
が受付けられ、ＢＰＵ（Ｂ）２は同期される。Upon completion of the instruction, an interrupt from BPU (A) 1 is accepted, and BPU (B) 2 is synchronized.
ＢＰＵ（Ｂ） ２は同期の確立を同期応答線２０１によ
りＢＰＵ（Ａ）１へ知らせる。BPU (B) 2 notifies BPU (A) 1 of the establishment of synchronization via synchronization response line 201.
ＢＰ［ＸＡ）１はＢＰＵ（Ｂ）２が同期したことを知り
、同期処理を開始する。BP[XA)1 learns that BPU(B)2 has synchronized and starts synchronization processing.
処理終了後、Ｂ ＰＵ（Ａ）及び（Ｂ）は独立に処理を
続行するが、ＢＰＵ（Ｂ）２は再度同期処理必要命令を
実行するため、同期処理要求線１０３をオンする。After the processing is completed, BPU(A) and BPU(B) continue processing independently, but BPU(B) 2 turns on the synchronous processing request line 103 in order to execute the synchronous processing required command again.
これによりＢＰＵ（Ａ）１は割込み、同期される。This causes BPU(A)1 to be interrupted and synchronized.
ＢＰＵ（Ａ）１は、同期の確立を同期応答線２０２をオ
ンすることによりＢＰＵ（Ｂ）２に知らせる。BPU (A) 1 notifies BPU (B) 2 of establishment of synchronization by turning on synchronization response line 202 .
ＢＰＵ（Ｂ）２はＢＰＵ（Ａ）１が同期したことを知り
、同期処理を行なう。BPU (B) 2 learns that BPU (A) 1 has synchronized and performs synchronization processing.
終了後、ＢＰＵ（Ｂ）及ＫＡ）は独立に処理を続行する
。After completion, BPU (B) and KA) continue processing independently.
この様に、ＢＰＵ間で優先順位（ＢＰＵ番号）を決めて
おき、同時に両ＢＰＵで同期処理の必要な状態が発生し
た場合には、優先順位の低いＢＰＵが処理要求を取り下
げ、それを優先順位の高いＢＰＵに同期させることによ
り、デッドロックを防止している。In this way, the priorities (BPU numbers) are determined between BPUs, and if a state that requires synchronized processing occurs in both BPUs at the same time, the BPU with the lower priority will withdraw the processing request and the priority will be changed. Deadlock is prevented by synchronizing to a high BPU.
しかしかかる方式は、ＢＰＵが３台以上になると役立た
ず、システムがプツトロック状態になることがある。However, such a scheme is useless when there are more than two BPUs, and the system may become put-locked.
第２図に示す４台のＢＰＵから成るマルチプロセッサ・
システムの場合について、問題点を具体的に説明する。A multiprocessor consisting of four BPUs shown in Figure 2.
In the case of a system, the problems will be specifically explained.
４台のＢＰＵ（Ａ）１〜ＢＰＵ（Ｄ）４はそれぞれＢＰ
Ｕ番号”Ｏ”〜”３”が与えられており、この順に優先
順位が低くなる。The four BPUs (A) 1 to BPU (D) 4 are each BP
U numbers "O" to "3" are given, and the priority order decreases in this order.
各ＢＰＵ間の同期インタフェース線は同期処理要求線と
同期応答線の両方に共用される。The synchronization interface line between each BPU is shared by both a synchronization request line and a synchronization response line.
例えばＢＰＵ（Ｂ）２ 、 （ｃ） ３ 、 （Ｄ）４
で同時に同期処理が必要となると、ＢＰＵ’（Ｂ）２は
同期処理要求線１０３．１０７，１０８をオンし、ＢＰ
Ｕ（６１）３は同期処理要求線１０９，１１０，１１１
をオンし、またＢＰＵ（Ｄ）４は同期処理要求線１１２
，１１３゜１１４をオンする。For example, BPU(B)2, (c)3, (D)4
When synchronous processing is required at the same time, BPU'(B)2 turns on synchronous processing request lines 103, 107 and 108, and
U(61)3 is synchronous processing request line 109, 110, 111
is turned on, and the BPU (D) 4 also connects the synchronous processing request line 112.
, 113° and 114 are turned on.
ＢＰＵが３台以上のシステムでは周知のように各ＢＰＵ
が受付優先論理を備えているので、ＢＰＵ（Ａ）１〜（
Ｄ）４のそれぞれは他のＢＰＵからの同期処理要求のう
ち最も優先順位の高いＢＰＵからの１つを受付、これに
より割込みを起そうとする。As is well known in systems with three or more BPUs, each BPU
has reception priority logic, so BPU(A)1~(
D) Each of 4 accepts one of the synchronization processing requests from the BPU with the highest priority among the other BPUs, and attempts to cause an interrupt accordingly.
しかし各ＢＰＵは処理の途中のため、割込みは受付けら
れず、応答待ちの状態となる。However, since each BPU is in the middle of processing, the interrupt cannot be accepted and the BPU waits for a response.
ＢＰ切語勤ｓ ”０” （ＢＰＵ（Ａ）がＢＰＵ番号″
０″とする）以外のＢＰＵ（Ｂ’）２〜（Ｄ）４は同期
処理要求を取り下げ（それぞれの同期処理要求線をオフ
する上内部の命令カウンタを戻して命令を終了し、再度
同期処理命令を実行する。BP cutoff s “0” (BPU (A) is the BPU number”
BPUs (B') 2 to (D) 4 other than 0") withdraw the synchronous processing request (turn off each synchronous processing request line, reset the internal instruction counter, terminate the instruction, and start the synchronous processing again. Execute commands.
このため、各々の同期処理要求線は再度オンとなり、同
期必要状態が発生したことを再び知らせる。Therefore, each synchronization processing request line is turned on again, indicating again that a synchronization required state has occurred.
この様に、ＢＰＵ（Ｂ）２〜（Ｄ）４では同期処理命令
の命令ループとなる。In this way, the BPUs (B) 2 to (D) 4 form an instruction loop of synchronous processing instructions.
方、ＢＰＵ（Ａ）１は優先順位にしたがってＢＰＵ（Ｂ
１２からの要求を受付けて割込み、同期化しテＢＰＵ（
Ｂ）２へ応答を返し、同期処理待の状態となる。On the other hand, BPU(A)1 is assigned to BPU(B) according to the priority order.
It accepts the request from 12, interrupts it, synchronizes it, and sends it to TeBPU (
B) Returns a response to 2 and enters a state of waiting for synchronous processing.
しかしＢＰＬＸＢ）２ テハ、他ノＢＰＵ（０）３ 、
（Ｄ） ４より応答がないので応答待ちの状態となり
、依然として上記の様な命令ループから抜は出せない。However, BPLXB)2 Teha, other BPU(0)3,
(D) Since there is no response from step 4, it is in a state of waiting for a response, and it is still impossible to exit from the command loop as described above.
この様に、各ＢＰＵは正常な処理の続行が出来なくなる
。In this way, each BPU is unable to continue normal processing.
次に、Ｂ ＰＵ（Ａ）及び（０３に於いて同時に同期処
理が必要な状態が発生した場合、Ｂ Ｐ Ｕ（Ａ）１は
同期処理要求線１０１，１０５，１０６をオンし、同時
にＢＰＵ（ｃ）３は同期処理要求線１０９，１１０゜１
１１をオンする。Next, when a state that requires synchronization processing occurs simultaneously in BPU(A) and (03), BPU(A)1 turns on the synchronization processing request lines 101, 105, and 106, and at the same time c) 3 is the synchronous processing request line 109, 110°1
Turn on 11.
ＢＰＵ（Ｂ１２ 、 （Ｄ） ４では、受付優先論理に
よって要求を１つ受付けるが、同期処理要求線の線長に
よって同時にオンされてもその信号の到達時間にばらつ
きがあるため、このばらつきの影響でかならずしも優先
順位の高いＢＰＵからの要求が受付けられるとは限らな
い。BPU (B12, (D) 4 accepts one request based on reception priority logic, but due to the line length of the synchronization processing request line, the arrival time of the signals varies even if they are turned on at the same time. Due to the influence of this variation, Requests from BPUs with higher priorities are not necessarily accepted.
各同期処理要求線の長さが第２図中の該当線の長さに比
例するとすると、ＢＰＵ（１３）２には同期処理要求線
１０１の要求が同１１０の要求より早く到達し、Ｂ Ｐ
Ｕ（Ｄ）４には同期処理要求線１１１の要求が同１０
６の要求よりも早く到達する。Assuming that the length of each synchronization request line is proportional to the length of the corresponding line in FIG.
U(D)4 has a request on the synchronization process request line 111.
Reached earlier than request 6.
したがって、Ｂ ＰＵ（Ｂ）２はＢＰＵ（Ａ）１からの
要求を受付け、ＢＰＵ（Ｄ）４はＢＰＵ（０）３からの
要求を受付けるという現象が起る。Therefore, a phenomenon occurs in which BPU(B)2 accepts a request from BPU(A)1, and BPU(D)4 accepts a request from BPU(0)3.
つまり、ＢＰＵ（０）３とＢＰＵ（至）４は異なるＢＰ
Ｕからの要求を受付けてしまう。In other words, BPU(0)3 and BPU(to)4 are different BPs.
Accepts the request from U.
Ｂ ＰＵ（Ｂ）２はＢＰＵ（Ａ）１と同期を確立し、Ｂ
ＰＵ（Ａ）１へ同期応答線１０３をオンして応答を返し
たのち同期処理待ちとなり、ＢＰＵ（Ｄ）４はＢ Ｐ
Ｕ（０）３と同期を確立して同期応答線１１４をオンし
てＢＰＵ（０）３へ応答を返したのち同期処理待ちとな
る。B PU(B)2 establishes synchronization with BPU(A)1 and
After turning on the synchronization response line 103 to PU (A) 1 and returning a response, it waits for synchronization processing, and BPU (D) 4
After establishing synchronization with U(0)3 and turning on the synchronization response line 114 to return a response to BPU(0)3, it waits for synchronization processing.
しかしＢＰＵｆＡ）ｌはＢＰＵ（Ｂ）以外のＢＰＵから
応答がなく、またＢＰＵ（０）３はＢ Ｐ Ｕ（Ｄ）４
以外のＢＰＵから応答がないため、それぞれ応答待ち状
態となる。However, BPUfA)l does not receive a response from any BPU other than BPU(B), and BPU(0)3 does not receive a response from BPU(D)4.
Since there is no response from other BPUs, each BPU enters a response waiting state.
ＢＰＵ（ｃ）３はＢＰＵ（Ａ）より優先順位が低いため
、自身の同期処理要求を取り下げ、命令カウンタを戻し
、命令を終了する。Since BPU(c)3 has a lower priority than BPU(A), it cancels its own synchronous processing request, resets the instruction counter, and terminates the instruction.
これによりＢＰＵ（Ａ）１からの要求が受付けられ、Ｂ
ＰＵ（０）はＢＰＵ（Ａ）１と同期を確立し、ＢＰＵ（
４）１へ応答を返して同期処理待ちとなる。As a result, the request from BPU (A) 1 is accepted, and
PU(0) establishes synchronization with BPU(A)1, and BPU(
4) Returns a response to 1 and waits for synchronous processing.
しかしこれでもＢＰＵ（Ａ）１は、ＢＰＵ（Ｄ）４より
の応答が得られないため、依然として応答待ちの状態で
ある。However, even with this, the BPU (A) 1 cannot obtain a response from the BPU (D) 4, so it is still in a state of waiting for a response.
したがって、システムはプツトロック状態となり動作不
能になってしまう。Therefore, the system becomes put-locked and becomes inoperable.
本発明の目的は、３台以上のＢＰＵを有するマルチプロ
セッサ・システムにおいて、ゲットロックを起すことな
く同期処理を可能とするシステム同期方式を提供するこ
とにある。An object of the present invention is to provide a system synchronization method that enables synchronous processing without causing getlock in a multiprocessor system having three or more BPUs.
しかして本発明によれば、マルチプロセッサ・システム
に、複数のＢＰＵから同時に同期処理要求が発生した場
合に対処するための順序決定手段が設けられる。According to the present invention, a multiprocessor system is provided with an order determining means for dealing with a case where synchronous processing requests are generated simultaneously from a plurality of BPUs.
各ＢＰＵは同期処理要求を先ず順序決定手段に対して出
す。Each BPU first issues a synchronization processing request to the order determining means.
順序決定手段は、単一のＢＰＵから同期処理要求を受け
たときはその要求元ＢＰＵへ同期応答を返し、また同時
に複数の同期処理要求を受けたときはその要求元ＢＰＵ
のうちで優先順位の高い１つのＢＰＵへ同期応答を出す
。The order determining means returns a synchronization response to the requesting BPU when receiving a synchronous processing request from a single BPU, and returns a synchronous response to the requesting BPU when receiving multiple synchronous processing requests at the same time.
A synchronization response is sent to one BPU with a higher priority.
同期応答を順序決定手段より受けたＢＰＵは、他の全て
のＢＰＵへ同期処理要求を出し、当該全ＢＰＵで同期が
確立して同期応答が返されると同期処理を開始する。The BPU that receives the synchronization response from the order determining means issues a synchronization processing request to all other BPUs, and starts the synchronization processing when synchronization is established among all the BPUs and a synchronization response is returned.
次に、第３図によって本発明の一実施例を説明する。Next, an embodiment of the present invention will be described with reference to FIG.
第３図において第２図と同等の部分には同一符号を付し
である。In FIG. 3, the same parts as in FIG. 2 are given the same reference numerals.
第２図との相違は、優先順位が最も高いＢＰＵ（Ａ）ｉ
内に順序決定回路５が設けられていることと、同期イン
ターフェース線として同期処理要求線と独立に同期応答
線２０１〜２１２が設けられていることである。The difference from Figure 2 is that the BPU(A)i with the highest priority
A sequence determination circuit 5 is provided within the synchronous processing request line, and synchronous response lines 201 to 212 are provided as synchronous interface lines independently of the synchronous processing request line.
順序決定回路５は、複数のＢＰＵから同期処理要求が出
たときに、優先順位にしたがって要求の受付は順序を決
定するためのものである。The order determining circuit 5 is for determining the order in which requests are accepted according to priority when synchronous processing requests are issued from a plurality of BPUs.
尚、後述するように、順序決定回路５はＢＰＵとは独立
に設けることも可能であるが、本実施例のようにＢＰＵ
（Ａ）ｉ内に設けるのが一般に有利である。Note that, as described later, the order determining circuit 5 can be provided independently of the BPU, but as in this embodiment, the order determining circuit 5 can be provided independently of the BPU.
(A) It is generally advantageous to provide it within i.
ＢＰＵ（Ｂ）２〜（Ｄ）４は、同期処理が必要になった
場合、まず同期処理要求を順序決定回路５に出し、順序
決定回路５から同期応答を受けると、他の全てのＢＰＵ
に同期処理要求を出し、同期応答を受けると同期処理を
開始する。When the BPUs (B) 2 to (D) 4 require synchronization processing, they first issue a synchronization processing request to the order determination circuit 5, and upon receiving a synchronization response from the order determination circuit 5, all other BPUs
It sends a synchronous processing request to , and starts synchronous processing when it receives a synchronous response.
このような手順を踏むことにより、従来におけるような
システムのプツトロックの発生を防止できる。By following these steps, it is possible to prevent the occurrence of a system put-lock as in the conventional system.
ヨリ詳細ニ説明スレハ、今、Ｂ ＰＥＸＡ）１とＢＰＵ
（０）３で同時に同期処理要求が必要になった場合を想
定する。Detailed explanation thread, now, B PEXA) 1 and BPU
Assume that a synchronous processing request is required at the same time in (0)3.
ＢＰＵ（０）３は同期処理要求線１０９をオンする。BPU(0)3 turns on the synchronization processing request line 109.
順序決定回路５は最優先Ｂ ＰＵ（Ａ）１から同期処理
要求が同時に出ているから、ＢＰＵ（０）３の要求を受
付けず同期応答を返さないので、ＢＰＵ（０）３は同期
応答待ちの状態になる。Since the order determining circuit 5 receives a synchronization processing request from the highest priority B PU(A)1 at the same time, it does not accept the request from BPU(0)3 and does not return a synchronization response, so BPU(0)3 waits for a synchronization response. becomes the state of
ＢＰＵ（Ａ）１は順序決定回路５で要求が受付けられ、
内部的に同期応答を受けるため、同期処理要求線１０１
，１０５，１０６をオンしてＢＰＵ（Ｂ）２〜Ｂ Ｐｕ
Ｄ）４へ要求を出す。BPU (A) 1 accepts the request in order determining circuit 5,
In order to receive a synchronous response internally, the synchronous processing request line 101
, 105, 106 to turn on BPU(B)2~B Pu
D) Make a request to 4.
ＢＰＵ（Ｂ）２ トＢＰＵ（Ｄ）４ ハＢＰＵ（Ａ）
１ （７）要求を受付けて割込みを起し、同期が確立す
ると同期応答線２０１．２０５をオンする。BPU(B)2 BPU(D)4 BPU(A)
1 (7) Accepts the request, generates an interrupt, and turns on the synchronization response lines 201 and 205 when synchronization is established.
ＢＰＵ（０）３は従来と同様に同期応答待ち状態では他
ＢＰＵからの同期処理要求の有無を検査している。As in the past, BPU (0) 3 checks whether there is a synchronous processing request from another BPU in the synchronous response waiting state.
ＢＰＵ（Ａ）１からの同期処理要求を検出すると、Ｂ
Ｐ Ｕ（０）３は同期処理要求線１０９をオフして同期
処理要求を取下げ、内部の命令カウンタを戻し、同期処
理要求命令を終了する。When a synchronous processing request from BPU (A) 1 is detected, BPU
P U (0) 3 turns off the synchronous processing request line 109, withdraws the synchronous processing request, returns the internal command counter, and ends the synchronous processing request command.
これにより、ＢＰＵ（０）３はＢＰＵ（Ａ）１からの要
求を受付け、割込みを起す。As a result, BPU(0)3 accepts the request from BPU(A)1 and generates an interrupt.
同期が確立すると、ＢＰＵ（０）３は同期応答線２０３
をオンし、同期処理待ちになる。When synchronization is established, BPU(0)3 connects the synchronization response line 203.
Turn on and wait for synchronization processing.
Ｂ Ｐ Ｕ（Ａ） １は他のＢＰＵ（Ｂ）２〜（Ｄ）４
の全てから同期応答が返ってきたことにより、システム
の同期の確立を認識し、同期処理を開始する。B P U (A) 1 is another B P U (B) 2 to (D) 4
When synchronization responses are returned from all of the systems, it is recognized that system synchronization has been established, and synchronization processing is started.
同期処理を終了すると、ＢＰＵ（Ａ）１は同期処理要求
線１０１゜１０５．１０６をオフし、同期処理の終了を
知らせる。When the synchronization process is finished, the BPU(A) 1 turns off the synchronization process request lines 101, 105, and 106 to notify the end of the synchronization process.
Ｂ Ｐ Ｕ（１３） ２〜（Ｄ）４は同期処理終了を認
識すると、同期応答線２０１，２０３，２０５をオフし
、同期の解除をＢＰＵ（Ａ）１に知らせ、それぞれ割込
み前の処理を再開する。When BPU (13) 2 to (D) 4 recognize that the synchronization process has ended, they turn off the synchronization response lines 201, 203, and 205, notify BPU (A) 1 of the cancellation of synchronization, and each execute the process before the interrupt. resume.
ＢＰＵ（Ａ）１は他の全てのＢＰＵが同期を解除したこ
とを認識すると、当該命令を終了し、次の命令の処理に
すすむ。When BPU (A) 1 recognizes that all other BPUs have released the synchronization, it ends the instruction and proceeds to process the next instruction.
つぎに、Ｂ Ｐ Ｕ（０）３は中断した同期処理を必要
とする命令を再度実行するため、同期処理要求線１０９
をオンするが、これと同時にＢ ＰＵ（Ｄ）４も同期処
理要求線１１２をオンしたとする。Next, in order to re-execute the instruction that requires the interrupted synchronous processing, B P U (0) 3 connects the synchronous processing request line 109.
, but at the same time, B PU (D) 4 also turns on the synchronous processing request line 112.
順序決定回路５は優先順位の高いＢＰＵ（Ｃり３の要求
を受付け、ＢＰＵ（４）１へ割込み要求を出す一方、同
期応答線２０４をオンする。The order determining circuit 5 accepts the request from the BPU (C 3) with a high priority, issues an interrupt request to the BPU (4) 1, and turns on the synchronization response line 204.
ＢＰＵ（０）３は同期応答を受けるとＢＰＵ（Ｂ）２と
ＢＰＵ（Ｄ）４に対する同期処理要求線１１０，１１１
をオンする。When BPU (0) 3 receives a synchronization response, it sends synchronization processing request lines 110 and 111 to BPU (B) 2 and BPU (D) 4.
Turn on.
本実施例では、ＢＰＵ（Ａ）１には改めて同期処理要求
を出さなくてもよい。In this embodiment, there is no need to issue another synchronization processing request to BPU(A)1.
ＢＰＵ（Ｂ）２は要求を受付けると割込みを起し、同期
が確立すると同期応答線２１０をオンする。When the BPU (B) 2 receives a request, it generates an interrupt, and when synchronization is established, it turns on the synchronization response line 210.
ＢＰＵ（Ｄ）４は同期応答待ち状態で他のＢＰＵからの
同期処理要求の有無を検査している。The BPU (D) 4 is in a state of waiting for a synchronous response and is checking whether there is a synchronous processing request from another BPU.
ＢＰＵ（０）３からの要求を認識すると、同期処理要求
線１１２をオフして要求を取下げ、内部の命令を戻し同
期処理必要命令を終了し、割込みを起して同期を確立す
る。When a request from BPU(0)3 is recognized, the synchronization processing request line 112 is turned off, the request is withdrawn, the internal command is returned, the command necessary for synchronization processing is terminated, and an interrupt is generated to establish synchronization.
同期が確立するとＢＰＵ（Ｄ）４は同期応答線２１１を
オンする。When synchronization is established, the BPU(D) 4 turns on the synchronization response line 211.
これでＢ Ｐ Ｕ（０）３はシステムの同期の確立を認
識し、同期処理を開始する。BPU(0)3 now recognizes the establishment of system synchronization and starts synchronization processing.
尚、順序決定回路５はＢＰＵＣＡ）１から独立して設け
てもよい。Note that the order determining circuit 5 may be provided independently from the BPUCA) 1.
ただしこのようにした場合、ＢＰＵ（Ａ）１と順序決定
回路５との間に他のＢＰＵ（■２〜（Ｄ）４との間と同
様な同期インタフェース線を設ける必要がある。However, in this case, it is necessary to provide a synchronization interface line between the BPU (A) 1 and the order determining circuit 5, similar to that between the other BPUs (2) to (D) 4.
以上に述べたように、本発明によれば、ＢＰＵが３台以
上のマルチプロセッサ・システムにおいても、従来のよ
うなプツトロックの発生を防止できる。As described above, according to the present invention, even in a multiprocessor system with three or more BPUs, it is possible to prevent the occurrence of the conventional putlock.
第１図および第２図は従来のシステム同期方式例を示す
図、第３図は本発明によるシステム同期方式の一実施例
を示す図である。
１〜４・・・・・・演算処理装置（ＢＰＵ）、５・・・
・・・順序決定回路。1 and 2 are diagrams showing an example of a conventional system synchronization method, and FIG. 3 is a diagram showing an embodiment of the system synchronization method according to the present invention. 1 to 4... Arithmetic processing unit (BPU), 5...
...Sequence determining circuit.
Claims (1)
という）を有するシステムにおいて、複数のＢＰＵにお
いて同時に同期処理要求が出た場合の要求の受付は順序
を決めるための上記複数のＣＰＵに共通の順序決定手段
を有し、各ＢＰＵは同期処理の必要が生じたときに先ず
順序決定手段に対して同期処理要求を出し、該順序決定
手段は１台のＢＰＵから同期処理要求を受けたときはそ
のＢＰＵへ応答を出し、同時に２台以上の同期処理要求
を受けたときはそのうちの優先順位の高い１つのＢＰＵ
へ応答を出し、該順序決定回路より応答を受けたＢＰＵ
は他の全てのＢＰＵへ同期処理要求を出し、当該量ての
ＢＰＵより同期確立の応答を受けるとシステムの同期が
確立したと認識して同期処理を開始する、ようにして成
るシステム同期方式。1 Three or more processing units (BPUs) that operate asynchronously
), when multiple BPUs issue synchronous processing requests at the same time, the plurality of CPUs have a common ordering means for determining the order in which requests are received, and each BPU has When a synchronous processing request occurs, a synchronous processing request is first issued to the order determining means, and when the synchronous processing request is received from one BPU, the order determining means issues a response to that BPU, and simultaneously performs synchronous processing on two or more BPUs. When a request is received, one of the BPUs with the highest priority
A BPU that sends a response to and receives a response from the order determining circuit.
A system synchronization method in which the system issues a synchronization processing request to all other BPUs, and when synchronization establishment responses are received from all the BPUs, it recognizes that system synchronization has been established and starts synchronization processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11596680A JPS5840215B2 (en) | 1980-08-25 | 1980-08-25 | System synchronization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11596680A JPS5840215B2 (en) | 1980-08-25 | 1980-08-25 | System synchronization method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741754A JPS5741754A (en) | 1982-03-09 |
| JPS5840215B2 true JPS5840215B2 (en) | 1983-09-03 |
Family
ID=14675539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11596680A Expired JPS5840215B2 (en) | 1980-08-25 | 1980-08-25 | System synchronization method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840215B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59203618A (en) * | 1983-05-02 | 1984-11-17 | ウクラインスキ−，インスチツ−ト，インジエネロフ，ボドノボ，ホジアイストワ | Magnetic separator |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4538056A (en) * | 1982-08-27 | 1985-08-27 | Figgie International, Inc. | Card reader for time and attendance |
| US4816658A (en) * | 1983-01-10 | 1989-03-28 | Casi-Rusco, Inc. | Card reader for security system |
| JPS6134693A (en) * | 1984-07-27 | 1986-02-18 | ニツタン株式会社 | Fire alarm |
-
1980
- 1980-08-25 JP JP11596680A patent/JPS5840215B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59203618A (en) * | 1983-05-02 | 1984-11-17 | ウクラインスキ−，インスチツ−ト，インジエネロフ，ボドノボ，ホジアイストワ | Magnetic separator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741754A (en) | 1982-03-09 |
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