JPS5840766B2 - オ−トクリア回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電子式卓上計算機等において電源投入時に各回
路を自動的にクリアするオートクリア回路に関する。

一般に例えば電子式卓上計算機等の演算機能を備えた電
子回路においては、電源投入時に例えばカウンタ、フリ
ップフロップ等の回路を自動的にクリアするオートクリ
ア回路を備えている。

しかして、従来の例えば電子式卓上計算機に用いられて
いるオートクリア回路は、第１図に示すようにＬＳＩＩ
Ｉのオートクリア端子１２に、抵抗１３及び大容量のコ
ンデンサ１４を外付けし、ＬＳＩ１１の内部においては
、上記端子１２にインバータ１５を接続している。

そして、電源の投入によりインバータ１４からオートク
リア信号ＡＣＬを出力し、このオートクリア信号ＡＣＬ
を抵抗１３及びコンデンサ１４の時定数によって定まる
一定時間保持するようにしている。

すなわち、電源の投入を行った際電源電圧が安定するま
での間、例えば３０ｍ５ｅｃ〜５０ｍ５ｅｃの間、抵抗
１３及びコンデンサ１４の時定数によってオートクリア
信号ＡＣＬを保持し、電源電圧の安定後オートクリア信
号ＡＣＬを′０″として計算機の動作を開始得るように
したものである。

しかしながら、上記従来のオートクリア回路では、抵抗
及びコンデンサ等の時定数回路をＬＳＩに対して外付け
しなければならないので、製作時の作業工程が増加し、
コストが高くなるという問題がある。

また、ＬＳＩに抵抗及び大容量のコンデンサを外付けす
ることは、小形化の点でも問題となる。

さらにＬＳＩにオートクリア端子を設けることは、外部
接続端子が増加することになり、好ましくない。

本発明は上記の点に鑑みてなされたもので、外付は部品
を必要とせず、ＬＳＩ内部において電源投入時から電源
電圧の安定するまでの間、オートクリアの信号を保持し
得、部品装着に対する作業工程を減らしてコストの低下
を計り得るオートクリアの回路を提供することを目的と
する。

以下図面を参照して本発明の一実施例を説明する。

本発明は第２図に示すように計算機内部のクロックパル
スφを検出する発振検出回路２１波形整形及び状態保持
用のフリップフロップ２２からなり、電源の投入と同時
にフリップフロップ２２をセットしてオートクリア信号
ＡＣＬを出力し、カウンタ、フリップフロップ等の内部
回路をクリアして内部ＬＳＩのクロックパルスφが正常
に出始めた時に、このクロックパルスφを発振検出回路
２１により検出してフリップフロップ２２をリセットし
、オートクリア信号ＡＣＬを０”にして計算機の動作を
開始し得るようにしたものである。

次に第３図により本発明の詳細について説明する。

第３図において３１は上記発振検出回路２１の入力端子
で、この入力端子２１には、クロックパルス発生回路（
図示せず）よりクロックパルスφが与えられる。

一般にＬＳＩでは、クロックパルスφｌ、φ２つまり信
号読込み用のクロックパルスφ、と信号読出し用クロッ
クパルスφ２に同期して回路動作を行わせているが、上
記入力端子３１に与えるクロックパルスφは、φ０．φ
２の何れでもよい。

しかして、この入力端子３１に入力されたクロックパル
スφは、コンデンサＣ□を介してＭＯＳ ）ランジスタ
３３のゲートに人力される。

このトランジスタ３３のゲートと接地間にコンデンサＣ
２並びにＭＯＳトランジスタ３２が介在される。

上記トランジスタ３３の出力は、ＭＯＳトランジスタ３
４〜３６を介して発振検出回路２１の出力として取出さ
れる。

そして、上記トランジスタ３３〜３６は、それぞれ負荷
用のＭＯＳ）ランジスタ３７〜４０を介してＶＤＤ電源
が供給される。

また、上記トランジスタ３３．３６の出力端と接地間に
はそれぞれコンデンサＣ３，Ｃ４が介在される。

−力、前記フリップフロップ２２ばＭＯＳトランジスタ
４１〜４６を主体として構成され、その出力がクロック
パルスφ２に同期して動作するＭＯＳトランジスタ４７
並びにインバータ４８を介してオートクリア信号ＡＣＬ
として出力される。

この場合、フリップフロップは、負荷用のＭＯＳトラン
ジスタ４５．４６の大きさを（Ｗ／Ｌ）ｔｒ４５＞（Ｗ
／Ｌ）ｔｒ４６の関係に設定し、電源投入によってトラ
ンジスタ４４がオン状態、つまりセット状態となるよう
にしている。

なお、上記ＷはＭＯＳトランジスタのチャネル幅、Ｌは
チャネル長である。

また、トランジスタ４１．４２は、リセット制御を行わ
せるためのもので、トランジスタ４１のゲートには発振
検出回路２１の出力が与えられ、トランジスタ４２のゲ
ートには所定のタイミング信号例えばＤ１□、Ｔ８．φ
１が与えられる。

この信号は例えば計算機の表示桁が１２桁の場合で、Ｄ
０２は第１２桁を指定するディジット信号、Ｔ ｓ ｔ
ｔｉ ４ビツト構戒の桁の最上位ビットを指定するタイ
ミング信号、φ□は上記読込み用のクロックパルスであ
る。

次に上記のように構成された本発明の詳細な説明する。

まず、電源を投入すると、ＶＤＤ電源が第４図ａに示す
ようにＯ■より所定のレベルに向って変化し始める。

このＶＤＤ電源電圧が上昇するに従ってフリップ７０ツ
ブ２２は、トランジスタ４４がオンし、セット状態とな
る。

すなわち、このフリップフロップ２２は、トランジスタ
４６よりもトランジスタ４５の力に大きい電流が流れる
ように設定しているので、電源を投入した場合、トラン
ジスタ４５を流れる電流によってトランジスタ４４側が
オンし、セット状態となる。

また、電源投入時点では、トランジスタ４７に与えられ
るクロックパルスφ２は第４図ｅ（こ示すように未だ発
生していないので、トランジスタ４７の出力は”０″で
あり、インバータ４８の出力、つまりオートクリア信号
ＡＣＬは第４図ｆに示すようにＶＤＤ電源電圧の変化に
伴ってＯ”レベルから“１”レベル方向に変化する。

その後、第４図ｅに示すクロックパルスφ２がトランジ
スタ４７に与えられるようになっても、フリップフロッ
プ２２がセット状態、つまりトランジスタ４４の出力が
”０”レベルに保持されているので、トランジスタ４７
の出力は“０″レベルに保持され、イイバータ４８から
出力されるオートクリア信号ＡＣＬは１”レベル状態に
保たれてＬＳＩ内部１）カウンタ、フリップフロップ等
の回路はクリア状態に保持される。

一力、電源投入時においては、発振回路は動作しておら
ず、発振検出回路２１の入力端子３１にはクロックパル
スφは与えられない。

入力端子３１にクロックパルスφが入力された場合は、
パルス電圧をＶＣＰとした時、ａ点つまりトランジスタ
３３のゲートに、 Ｖａ Ｊｚ Ｖｃｐという電圧が与えられるが、Ｃ
＋Ｃ 入力端子３１の入力が直流的に０■とか、■ＤＤとか、
あるいはその中間レベルの時には、Ｖａは略Ｏ■であり
、発振検出回路２１の出力はＯ■に保持される。

このためフリップフロップ２２のトランジスタ４１はオ
フ状態のままであり、タイミングパルスＤ１□、Ｔ８．
φ１がトランジスタ４２に与えられてもフリップフロッ
プ２２はリセットされない。

しかして、電源電圧の上昇によって発振回路が発振を開
始し、入力端子３１にクロックパルスφが人力されると
、ａ点に第５図すに示すように両式に従って電圧Ｖａが
励起される。

この電圧Ｖａはトランジスタ３３〜３６を介して順次反
転され、第４図ｅに示すように発振検出信号として発振
検出回路２１から出力され、フリップフロップ２２のト
ランジスタ４１に入力される。

この状態で第４図ｄに示すタイミング信号Ｄ１□、Ｔ８
．φ１がトランジスタ４２に人力されると、トランジス
タ４１．４２が共にオンし、フリップフロップ２２はト
ランジスタ４４がオフ、トランジスタ４３がオンとなっ
てリセットされる。

その後、トランジスタ４７のゲートに第４図ｅに示すク
ロックパルスφ２が与えられると、トランジスタ４４の
出力″ｌ”がトランジスタ４７を介してインバータ４Ｂ
へ転送され、インバータ４８から出力されるオートクリ
ア信号ＡＣＬが第４図ｆに示すように“０”レベルに戻
り、各回路のクリアが解除される。

しかして、上記第４図の説明では、発振検出回路２１が
クロックパルスφを検出した際、発振検出回路２１から
パルス状の検出信号を出力するようにしたが、この場合
にはクロックパルスφと７リツプフロツプ２２に与える
タイミング信号を同期させる必要がある。

また、発振検出回路２１から直流的な発振検出信号を出
力するようにした場合には、クロックパルスφとタイミ
ング信号Ｄ０２゜Ｔｓ、φ、とを同期させる必要はない
。

上記発振検出回路２１の発振検出信号の波形は、コンデ
ンサＣ１〜Ｃ３及びトランジスタ３２．３３の大きさに
よって任意に設定し得るものであるが、クロックパルス
φの周波数等を考慮して信号出力形態を選定する。

第５図は発振検出回路２１におけるクロックパルスφ及
び各トランジスタ３３〜３６の入出力信号波形を示した
もので、実線が直流的検出信号を出力する場合破線がパ
ルス状検出信号を出力する場合の信号波形例である。

入力端子３１に第５図ａに示すクロックパルスφが与え
られると、ａ点に第５図すに示すようにＶａの電圧が励
起され、このＶａの電圧がトランジスタ３３で反転増幅
されトランジスタ３４へ加えられる。

この際ａ点に励起された電圧Ｖａを直流的に引延ばす役
割を果すのが、コンデンサ（Ｃ１＋Ｃ２）とトランジス
タ３２及びコンデンサＣ３とトランジスタ３３である。

従ってクロックパルスφの周波数及びパルス幅によって
コンデンサＣ１〜Ｃ３及びトランジスタ３２．３３の大
きさを決定する。

なお、コンデンサＣ２は電圧Ｖａを大きくするためにで
きるだけ小さくする必要があるので、事実上はコンデン
サＣ１，Ｃ３及びトランジスタ３２゜３３の大きさによ
って回路条件を設定する。

クロックパルスφの周波数が高い時には、コンデンサＣ
１，Ｃ３、トランジスタ３２．３３は、比較的小さなも
ので信号の時間幅を長くできるが、クロックパルスφの
周波数が例えば１０ ＫＨｚ 、 Ｉ ＫＨｚなど低く
なると、コンデンサＣ１，Ｃ８を大きくする必要がある
。

このようにクロックパルスφの周波数が低い場合におい
て、チップサイズを小さくしようとする時は、第５図の
破線で示すように発振検出信号をパルス状としてクロッ
クパルスφとフリップフロップ２２の読込みのタイミン
グパルスとを同期させるようにすれば、小さい値のコン
デンサＣ，，Ｃ３でその目的を達成することができる。

以上述べたように本発明によれば、電源投入時内−ｇ［
ＬｓＩのクロックパルスが正常に出力され始めたことを
検出し、その検出信号によりオートクリア信号出力用の
７リツプフロツプをリセットしてオートクリア信号の出
力を停止するようにしたので、大容量のコンデンサを使
用した時定数回路が不要となり、ＬＳＩのオートクリア
回路用外付は部品を無くすことができ、部品装着に対す
る作業工程を減らしてコストを低下することができる。

またオートクリア回路の外付は部品を無くすことができ
るので、小形化に有利であると共にオートクリア回路の
外部接続端子が不要となる。

このためこの不要となった端子を利用してＬＳＩに他の
機能を付加することも可能である。

【図面の簡単な説明】

第１図は従来のオートクリア回路を示す構成図、第２図
は本発明の基本的構成を示すブロック図、第３図は本発
明の具体的実施例を示す構成図、第４図及び第５図は同
実施例の動作を説明するためのタイムチャートである。 ２１・・・・・・発振検出回路、２２・・・・・・波形
整形及び状態保持用フリ□ツブフロップ、４８・・・・
・・インバータ。

Claims (1)

1. 【特許請求の範囲】 １ 電源の投入と共にオートクリア信号を発生するクリ
   ア信号発生回路と、内部クロックパルスの発生が正常に
   なったことを検出して上記クリア信号発生回路をリセッ
   トしてクリア信号の出力を停止させる発振検出回路とを
   具備したことを特徴とするオートクリア回路。 ２ 電源の投入と共に強制的にセットされるフリップフ
   ロップによりクリア信号発生回路を構成してなる特許請
   求の範囲第１項記載のオートクリア回路。 ３ フリップフロップに、タイミング信号に同期して動
   作する入力ｍ及び出力回路を付加してなる特許請求の範
   囲第２項記載のオートクリア回路。