JPS5841544B2 - パタ−ン認識装置に対するデバツグ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、パターン認識装置に対するデバッグ処理シス
テム、特に演算処理速度の早いパターン認識装置が保持
しかつランダムに発生する情報を受信してメモリ装置内
に格納すべく、上記パターン認識装置からの情報を受信
すると共に独立して上記メモリ装置に対する書込み処理
を行なうメモリ制御装置をもうけ、パターン認識装置デ
バッグに必贋な情報を抽出できるようにしたパターン認
識装置に対するデバッグ処理システムに関するものであ
る。

図形認識などのパターン認識装置においては、情報処理
量が膨大であり、認識処理を行なうハードウェア構成も
可能な限ぎり高速度処理を行なう得るもので構成される
。

このようなパターン認識装置を製作した場合、当該パタ
ーン認識装置の動作機能をデバッグすることが必要とな
るが、このためには大量の既知の入力情報を供給し、そ
の間における入カバターン自体、入カバターン分析結果
、抽出した特微量、認識処理結果などを抽出して解析す
ることが必要となる。

上述の如き各種の情報は、パターン認識装置における各
処理段階でランダムに発生するために一旦バツファ記憶
手段をもつことを必然の構成とされる。

しかし上述の如くパターン認識処理装置が大量の入カバ
ターンを次々と処理しつつある間に、順次デバッグに必
要な情報を取出してゆこうとすると、通常速度あるいは
それ以下の中央処理装置を経由して大容量のメモリ装置
に格納していたのでは時間的に間に合わない。

また上記各種の情報のビット幅がランダムであり、上記
メモリ装置内に例えば１語単位にまとめて書込む必要が
あることから、上記処理が益々遅れることになる。

本発明は上記の点を解決することを目的としており、本
発明のパターン認識装置に対するデバッグ処理システム
は入カバターンを受信して該入カバターンを分析して該
入カバターンに対応した特徴量を抽出し該特徴量にもと
ずいて認識処理を行なうパターン認識装置に接続される
よう構成さ札該パターン認識装置が保持する上記入カバ
ターンあるいは上記分析結果あるいは上記特徴量あるい
は上記認識処理結果の１つまたはそれらの組合わせたも
のを抽出するパターン認識装置に対するデバッグ処理シ
ステムにおいて、上記パターン認識装置に対するインタ
フェースをもちかつ当該パターン認識装置からランダム
に供給される上記入カバターンあるいは上記分析結果あ
るいは上記特徴量あるいは上記認識処理結果の１つまた
はそれらの組合わせたものを受信して蓄積するバッファ
記憶手段を有するメモリ制御回路部、上記バッファ記憶
手段の内容を格納するメモリ装置、少なくとも該メモリ
装置に対する書込み・読出し処理を行ないかつ上記パタ
ーン認識装置に対する制御を行なう中央処理装置をもう
け、上記メモリ制御回路部はダイレクト・メモリ・アク
セス方式によって直接上記メモリ装置に対して書込み処
理を行ない得るよう構成したことを特徴としている。

以下図面を参照しつつ説明する。

第１図は本発明の一実施例構成、第２図は本発明のシス
テムによって得られた情報にもとずいてデバッグを行な
う態様を説明する説明図を示す。

第１図において、１はパターン認識装置であって例えば
光学的パターン認識装置の如きもの、２は本発明対象と
なるデバッグ処理システム、３は本発明においてもうけ
られるメモリ制御回路部、４は大容量のメモリ装置、５
は中央処理装置を表わしている。

中央処理装置５は、ストアト・プログラム型の処理装置
であって通常の如くメモリ装置４に対する書込み・読出
し処理を行なうと共に、演算処理や外部入出力装置に対
する情報転送処理、更には各種装置に対する制御を行な
う機能をもっている。

またメモリ制御回路部３は、パターン認識装置１に対す
るインタフェースをもち次の機能をもっている。

即ち、（１）パターン認識装置１からランダムなタイミ
ングでビット幅が固定的に定まっていないデータ（＃１
ないし＃ｎデータ）をバッファリングし、（ｉｉ）＃
１データないし＃ｎデータのすべてがバッファリングさ
れ終ったとき、メモリ装置４に対する書込みバス幅にあ
わせて上記データを区分し、（ｉｌｉ）該区分にあわせ
て、メモリ装置４に対する書込みアドレス情報を更新す
ると共にメモリ装置４に対する書込みアクセス要求を発
するように構成される。

換言すると、データを一時記憶するバッファ記憶手段と
、データ編集機能部と、メモリ装置４に対する書込みア
クセス機能部とをもっている。

今デバッグ処理システム２を作動せしめるプログラムを
メモリ装置４にローディングして起動すると、メモリ制
御回路部３を介してパターン認識装置１に対して制御信
号が供給され、パターン認識装置１をデバッグ・モード
にして例えばプログラムで指定したデータをパターン認
識装置１からメモリ制御回路部３に出力できるようにさ
れる。

このときパターン認識装置１は転送するデータ（＃１な
いし＃ｎデータ）と共にタイミング信号なとの制御信号
（＃１ないし＃ｎＣ０ＮＴＬ）を対して出力する。

メモリ制御回路部３においては、例えば制御信号（＃Ｉ
Ｃ０ＮＴＬ）と共に並列的に送られてきたデータ（＃１
データ）をバッファ記憶手段内に格納する。

そして上述の如くすべてのデータが送られると、上記バ
ッファ記憶手段の内容をメモリ装置４に対するバス幅に
あわせて次々と区分し、該区分時にメモリ装置４に対す
る書込みアクセス要求を発してアドレス情報をメモリ装
置４に送り該アドレス情報を更新する。

即ち、パターン認識装置１からのデータはメモリ制御回
路部３を介して高速度でメモリ装置４内に書込まれてゆ
く。

中央処理装置５は必要に応じてメモリ装置４の内容を外
部入出力装置Ｉ１０に出力する。

上述の如くパターン認識装置１からのデータは、入カバ
ターン自体、入カバターンを分析した分析結果、入カバ
ターンから抽出された特徴量、認識処理結果などであり
、例えば磁気テープ装置などに格納される。

第２図はデバッグを行なう態様を説明しており、図中の
符号２は第１図図示と同じデバッグ処理システム、６は
入出力装置の１つである磁気テープ装置、７は整合辞書
あるいはシミュレータ、８は不一致チェック装置部を表
わしている。

上述の都くデバッグ処理システム２から出力されたデバ
ッグ用データは磁気テープ装置６内に一旦格納される。

そして該磁気テープ装置６の内容とシミュレータによっ
て行なったシミュレーション結果とを比較することによ
り、パターン認識装置１内の障害個所を発見する。

また磁気テープ装置６内に格納された特徴量と既存の整
合辞書とを対比せしめて、当該整合辞書自体の修正に利
用したり、あるいはパターン認識装置が行なった標準パ
ターンの参照回数を調べることにより整合辞書の簡略化
のための情報に資するようにする。

以上説明した如く、本発明によれば、パターン認識装置
１内に発生する各種の情報を高速度でメモリ装置４内に
転送格納することができ、デバッグ処理のために利用で
きる。

特に認識対象カテゴリが犬となると共に手書き文字の如
く変形が多い場合には識別に必要な特徴量も多種多数に
わたるので、誤認識やりジエクトの原因が、整合辞書に
あるのかあるいは特徴抽出過程にあるのか、更にはもつ
と細部にわたる部位にあるのかなどをチェックする必要
があるが、これらの大量の情報を外部に取出すことが可
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図は本発明のシス
テムによって得られた情報にもとずいてデバッグを行な
う態様を説明する説明図を示す。 図中、１はパターン認識装置、２はデバッグ処理システ
ム、３はメモリ制御回路部、４はメモリ装置、５は中央
処理装置を表わす。

Claims (1)

【特許請求の範囲】
1. １ 人カバターンを受信して該入カバターンを分析して
   該入カバターンに対応した特微量を抽出し該特微量にも
   とずいて認識処理を行なうパターン認識装置に接続され
   るよう構成され、該パターン認識装置が保持する上記入
   カバターンあるいは上記分析結果あるいは上記特微量あ
   るいは上記認識処理結果の１つまたはそれらの組合わせ
   たものを抽出するパターン認識装置に対するデパック処
   理システムにおいて、上記パターン認識装置に対するイ
   ンタフェースをもちかつ当該パターン認識装置からラン
   ダムに供給される上記入カバターンあるいは上記分析結
   果あるいは上記特微量あるいは上記認識処理結果の１つ
   またはそれらの組合わせたものを受信して蓄積するバッ
   ファ記憶手段を有するメモリ制御回路部、上記バッファ
   記憶手段の内容を格納するメモリ装置、少なくとも該メ
   モリ装置に対する書込み・読出し処理を行ないかつ上記
   パターン認識装置に対する制御を行なう中央処理装置を
   もうけ、上記メモリ制御回路部はダイレクト・メモリ・
   アクセス方式によって直接上記メモリ装置に対して書込
   み処理を行ない得るよう構成したことを特徴とするパタ
   ーン認識装置に対するデバッグ処理システム。