JPS5843743B2 - Encryption method - Google Patents
Encryption methodInfo
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- JPS5843743B2 JPS5843743B2 JP54168985A JP16898579A JPS5843743B2 JP S5843743 B2 JPS5843743 B2 JP S5843743B2 JP 54168985 A JP54168985 A JP 54168985A JP 16898579 A JP16898579 A JP 16898579A JP S5843743 B2 JPS5843743 B2 JP S5843743B2
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- random
- exclusive
- input
- generation circuit
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Description
【発明の詳細な説明】
本発明は電子計算機などで処理するデーダの暗号化と、
その暗号化データの復号化に関する。[Detailed Description of the Invention] The present invention provides encryption of data processed by a computer, etc.
Regarding decryption of the encrypted data.
周知の暗号化法としては、パスワード又はキーを用いて
入力データとの逆演算の存在する演算を施し、暗号化処
理を行う換字法と、データのブロック内の順序を入れ換
えて暗号化処理を行う転字法などがある。Well-known encryption methods include the substitution method, which uses a password or key to perform an operation that is inverse to the input data, and performs the encryption process; and the substitution method, which performs the encryption process by changing the order within a block of data. There are transliteration methods, etc.
しかし、これらの方法の一つたけでは暗号破りが可能と
されいくつかの方法を組み合せることでキー又はパスワ
ードの推測を殆んど不可能にしている。However, using just one of these methods can break the code, and combining several methods makes it almost impossible to guess the key or password.
従って暗号破りに対し、充分耐えられる暗号化処理は、
そのシステムが複雑になるという欠点がある。Therefore, an encryption process that can withstand code breaking is
The disadvantage is that the system becomes complex.
本発明の目的は、M系列(Maximum Lengt
hI near Shiftregister Se
quiuce )とよばれる擬似乱数列を発生させる
、シフトレジスタと論理帰還回路とからなるランダムデ
ータ発生回路を、暗号化処理に用いることにより、暗号
破りに充分な効力を持ち、しかも、簡単で安価な暗号処
理を行う方法を提供することである。The object of the present invention is to perform M-sequence (Maximum Lengt
hI near Shift register Se
By using a random data generation circuit consisting of a shift register and a logic feedback circuit that generates a pseudo-random number sequence called a quiuce for encryption processing, it is effective enough to break codes, and is simple and inexpensive. The purpose of the present invention is to provide a method for performing cryptographic processing.
暗号化処理は、通常、暗号キーが演算を決定する。In the encryption process, the encryption key usually determines the operation.
例えば暗号キーと入力データとのEXCLNSIVE−
OR演算を行なったり、入力データの一ブロックを暗号
キーの指数乗演算し、更に別の暗号キーとの剰余をもっ
て暗号データとしている。For example, EXCLNSIVE- of encryption key and input data
An OR operation is performed, or one block of input data is raised to the power of an encryption key, and the remainder with another encryption key is used as encrypted data.
本発明は、暗号キーが演算を決定するものでなく、ラン
ダムデータ発生回路の初期状態を決める。In the present invention, the cryptographic key does not determine the operation, but rather determines the initial state of the random data generation circuit.
以下この発明の図により詳しく説明する。This invention will be explained in detail below with reference to the drawings.
第1図は本発明の復号化の一実施例構成図、第2図は本
発明の復号化の一実施例構成図、第3図はこの発明の説
明図である。FIG. 1 is a block diagram of an embodiment of decoding according to the present invention, FIG. 2 is a block diagram of an embodiment of decoding according to the present invention, and FIG. 3 is an explanatory diagram of the present invention.
第1図において、11は入力レジスタ、12はランダム
データ発生回路、13はキーレジスタ、14は関数発生
回路、15は排他論理和演算回路である。In FIG. 1, 11 is an input register, 12 is a random data generation circuit, 13 is a key register, 14 is a function generation circuit, and 15 is an exclusive OR operation circuit.
第2図において、21は入力レジスタ、22はランダム
データ発生回路、23はキーレジスタ、24は関数発生
回路、25は排他論理和演算回路である。In FIG. 2, 21 is an input register, 22 is a random data generation circuit, 23 is a key register, 24 is a function generation circuit, and 25 is an exclusive OR operation circuit.
第3図において、bは暗号化の説明図、bは復号化の説
明図である。In FIG. 3, b is an explanatory diagram of encryption, and b is an explanatory diagram of decryption.
第3図においてS7.S2・・・・・・5n−1゜Sn
はシフトレジスタを構成している。In FIG. 3, S7. S2...5n-1゜Sn
constitutes a shift register.
第1図において、最初に、暗号キーレジスタ13の値を
関数発生回路14に入力させることにより、2進データ
を発生させ、ランダムデータ発生回路12を初期化する
。In FIG. 1, first, the value of the encryption key register 13 is input to the function generation circuit 14 to generate binary data and initialize the random data generation circuit 12.
次に入カデータ即ち平文を一担入カレジスメ11に格納
する。Next, the input data, that is, the plain text, is stored in the one-person college register 11.
そして、入力レジスタ11のデータをランダムデータ発
生回路12に通して得られる擬似ランダム系列と入力レ
ジスタ11のデータとの排他論理和を排他論理和演算回
路15にて暗号化データとする。Then, the data in the input register 11 is passed through the random data generation circuit 12, and the exclusive OR of the pseudo-random sequence and the data in the input register 11 is made into encrypted data by the exclusive OR calculation circuit 15.
第2図においてランダムデータ発生回路22の初期化は
第1図と同じである。In FIG. 2, the initialization of the random data generation circuit 22 is the same as in FIG.
暗号化データを一担、入力レジスタ21に格納した後、
ランダムデータ発生回路22を駆動し、その結果発生さ
れた擬似ランダム系列と、入力レジスタ21の暗号化デ
ータとの排他論理和を排他論理和演算回路25にて演算
することで、元の入カデータ即ち平文が現られれ復号化
が終了する。After storing the encrypted data in the input register 21,
By driving the random data generation circuit 22 and calculating the exclusive OR of the pseudorandom sequence generated as a result and the encrypted data of the input register 21 in the exclusive OR operation circuit 25, the original input data, i.e. Plaintext appears and decryption ends.
第3図においてa、bともシフトレジスタSiの初期状
態は、暗号キーにより値が設定される。In FIG. 3, the initial state of both shift registers a and b is set to a value by an encryption key.
※今、その値をf(Bo)とし、入力データの最初の2
進値をA、とすればaの回路で発生した2進値はB、=
A、■f(Bo)、この時シフトレジスタの最終値はf
(B1)。*Now, let that value be f (Bo), and the first 2 of the input data
If the decimal value is A, then the binary value generated in circuit a is B, =
A, f(Bo), at this time the final value of the shift register is f
(B1).
この様なサイクルにより入力データより暗号化データが
作られる。Through such a cycle, encrypted data is created from input data.
次に復号化について述べる。Next, we will discuss decoding.
最初の状態を考えるとランダムデータ回路の初期値は暗
号キーにより設定されているからf(Bo)。Considering the initial state, the initial value of the random data circuit is f(Bo) because it is set by the encryption key.
従って暗号化データの第1ビツトの入力によりbの回路
の出力はB1■f(Bo)
(AI■f(Bo))■f (13o)−A、となり復
号化データが得られている。Therefore, upon input of the first bit of the encrypted data, the output of the circuit b becomes B1.f(Bo) (AI.f(Bo)).f(13o)-A, and decrypted data is obtained.
fをランダムデータ発生回路の帰還関数、入力データの
第nビットの値をAn、暗号化データの第nビットをB
n、復号化データの第nビットの値をCnとすれば、と
なる。f is the feedback function of the random data generation circuit, An is the value of the nth bit of the input data, and B is the nth bit of the encrypted data.
n, and the value of the nth bit of the decoded data is Cn.
次にM系列の性質について述べる。Next, we will discuss the properties of the M sequence.
このM系列は、n段のシフトレジスタと論理帰還回路か
ら構成されるランダムデータ発生回路により作り出され
る2 −1の周期を持つ乱数列である。This M sequence is a random number sequence with a period of 2 −1 generated by a random data generation circuit composed of an n-stage shift register and a logic feedback circuit.
ここで、2n−1の周期という意味は入力信号系列とし
てクロックパルスを採用した時のM系列の周期というこ
とである。Here, the period of 2n-1 means the period of the M sequence when a clock pulse is employed as the input signal sequence.
32段のシフトレジスタで作成スれば約4Gビツト長周
期になる。If it is created using a 32-stage shift register, it will have a long period of about 4 Gbits.
また、論理帰還回路は1周期内の2進符号であるパター
ンを決定し、シフトレジスタの初期値はパターンの初期
位相を決めるものである。Further, the logic feedback circuit determines a pattern that is a binary code within one period, and the initial value of the shift register determines the initial phase of the pattern.
こういった諸環境に加えて本方式では入力信号系列とし
て入力データを採用しているので暗号破りは極めて困難
である。In addition to these various environments, this method uses input data as the input signal sequence, making it extremely difficult to break the code.
しかも、この方式を実現する回路の構成も簡単である。Furthermore, the configuration of the circuit that implements this method is also simple.
以上の説明においては暗号化、復号化においてビット−
ビット対応、即ち、入力信号列とM系列のビットの1対
1対応を保存して排他論理和演算を行う方法であるが、
本発明はこれに限られるものではなく、ビット−ブロッ
ク対応、ブロックブロック対応等の演算処理法がある。In the above explanation, bit-
This is a method of preserving the bit correspondence, that is, the one-to-one correspondence between the input signal string and the bits of the M sequence, and performing an exclusive OR operation.
The present invention is not limited to this, and there are arithmetic processing methods such as bit-block correspondence and block-block correspondence.
ビット−ブロック対応はランダムデータ発生回路にIB
IT入力させて、各シフトレジスタからnビットの02
進データをとり出す、即ち、入力データもnビットを1
ブロツクとし、この中の適当な位置のビットを入力信号
としてその出力結果のnビット・1ブロツクのM系列と
の排他論理和演算を行う方法である。For bit-block correspondence, IB is used in the random data generation circuit.
IT inputs n-bit 02 from each shift register.
Extract the decimal data, that is, input data also sets n bits to 1.
In this method, a block is set, and a bit at an appropriate position within the block is used as an input signal, and an exclusive OR operation is performed with the output result M sequence of n bits/1 block.
また、ブロック−ブロック対応の方法はデータをnビッ
ト1ブロツクとし、ランダムデータ発生回路を各ビット
に対応させてn個設け、それらのn個の出力と入力デー
タとの暗号化データを作成する方法である。In addition, a block-to-block correspondence method is a method in which the data is n-bit 1 block, n random data generation circuits are provided corresponding to each bit, and encrypted data is created by combining the outputs of these n and the input data. It is.
尚、ランダムデータ発生回路の初期状態を、暗号キーに
より直接決めるのでなく、−和変換した2進データによ
り決定する方法もある。Note that there is also a method in which the initial state of the random data generation circuit is determined not directly by the cryptographic key but by −sum-converted binary data.
以上説明したように、本発明は暗号キーにより初期化し
た暗号化データと入力データで暗号化データを得、この
暗号化データを入力としたランダム発生回路の出力で、
以下の入力データを操返し排他論理和演算にて暗号化す
ることにより、暗号破りの困難な暗号化を実施出来るば
かりか、簡易で安価に実装が可能となった。As explained above, the present invention obtains encrypted data using encrypted data initialized by an encryption key and input data, and outputs the random generation circuit using this encrypted data as input.
By encrypting the following input data using repeated exclusive OR operations, it is not only possible to perform encryption that is difficult to break, but also to implement it easily and inexpensively.
第1図は本発明の暗号化の一実施例構成図、第2図は本
発明の復号化の一実施例構成図、第3図はこの発明の説
明図である。
第1図において、11は入力レジスタ、12はランダム
データ発生回路、13はキーレジスタ、14は関数発生
回路、15は排他論理和演算回路である。
第2図において、21は入力レジスタ、22はランダム
データ発生回路、23はキーレジスタ、24は関数発生
回路、25は排他論理和演算回路である。
第3図において、bは暗号化の説明図、bは復号化の説
明図である。
第3図において、Sl 、S2 、sn−、、Snはシ
フトレジスタである。FIG. 1 is a block diagram of an embodiment of encryption according to the present invention, FIG. 2 is a block diagram of an embodiment of decryption according to the present invention, and FIG. 3 is an explanatory diagram of the present invention. In FIG. 1, 11 is an input register, 12 is a random data generation circuit, 13 is a key register, 14 is a function generation circuit, and 15 is an exclusive OR operation circuit. In FIG. 2, 21 is an input register, 22 is a random data generation circuit, 23 is a key register, 24 is a function generation circuit, and 25 is an exclusive OR operation circuit. In FIG. 3, b is an explanatory diagram of encryption, and b is an explanatory diagram of decryption. In FIG. 3, Sl, S2, sn-, Sn- are shift registers.
Claims (1)
態が決り入力データにより擬似ランダム2進データを発
生するランダムデータ発赤回路と、その擬似ランダム2
進データと、それを発生させた入力データとの排他論理
和演算により暗号データを作成する排他論理和演算回路
とによる暗号化装置と、復号化に当っては暗号キーによ
り初期状態が決り暗号データにより擬似ランダム2進デ
ータを発生するランダムデータ・発生回路と、暗号デー
タ及び暗号化データにより発生した擬似ランダム2進デ
ータの排他論理和演算により復号化を行う排他論理和演
算回路とによる復号化装置とによって構成されることを
特徴とする暗号化方式。1. When encrypting data, the initial state is determined by the encryption key and generates pseudo-random binary data based on the input data; and its pseudo-random 2
An encryption device includes an exclusive OR circuit that creates encrypted data by performing an exclusive OR operation on binary data and the input data that generated it; A decoding device comprising a random data generation circuit that generates pseudo-random binary data using a method, and an exclusive-OR operation circuit that performs decryption by an exclusive-OR operation of encrypted data and pseudo-random binary data generated from the encrypted data. An encryption method characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54168985A JPS5843743B2 (en) | 1979-12-25 | 1979-12-25 | Encryption method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54168985A JPS5843743B2 (en) | 1979-12-25 | 1979-12-25 | Encryption method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691272A JPS5691272A (en) | 1981-07-24 |
| JPS5843743B2 true JPS5843743B2 (en) | 1983-09-28 |
Family
ID=15878207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54168985A Expired JPS5843743B2 (en) | 1979-12-25 | 1979-12-25 | Encryption method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843743B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484027A (en) * | 1981-11-19 | 1984-11-20 | Communications Satellite Corporation | Security system for SSTV encryption |
| JPS6037585A (en) * | 1983-08-10 | 1985-02-26 | 株式会社日立製作所 | Data feedback type cryptographer |
| US4698617A (en) * | 1984-05-22 | 1987-10-06 | American Microsystems, Inc. | ROM Protection scheme |
| JPS62283387A (en) * | 1986-05-30 | 1987-12-09 | ミノルタ株式会社 | Image secrecy processing and dot type printer |
| DE3706955A1 (en) * | 1987-03-04 | 1988-09-15 | Siemens Ag | Circuit arrangement to secure access to a data processing system using a smart card |
-
1979
- 1979-12-25 JP JP54168985A patent/JPS5843743B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691272A (en) | 1981-07-24 |
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