JPS5846955B2 - インバ−タの並列運転装置 - Google Patents

Description

【発明の詳細な説明】 本発明はインバータの並列運転装置における負荷分担の
制御装置の改良に関する。

インバータを用いる無停電電源装置では、システムとし
ての信頼性を向上させる目的のため複数台並列運転を行
ない、任意のインバータの故障時にこの故障したインバ
ータを負荷から切離すことによって他の健全なインバー
タによって負荷に安定な電力を供給する方式が一般的と
なっている。

並列運転を行なうには、各インバータの制御回路の不揃
い、主回路の内部インピーダンス等の偏差に起因する負
荷分担の不平衡を補正する必要があり、このため従来か
ら無効電力の偏差で各インバータ間の電圧差を、有効電
力の偏差で各インバータ間の位相差をそれぞれ制御する
手段が採られている。

本発明は、後者の有効電力の偏差で位相差を制御する方
式の改良に関するので、第１図によりこの有効電力制御
の従来装置を説明する。

図で１０は基準発振器であり、その出力は遅延回路ＩＬ
２１の基準電カイとしてそれぞれ加えられる。

１２．２２は並列運転されるインバータで、それらの出
力端子は共通母線１６に共に接続され出力合成されて負
荷１００に交流電力を供給する。

１３．２３は有効電力偏差検出回路で、変流器１４．２
４および変圧器１５．２５とにより各インバータ１２．
２２の有効電力をそれぞれ検出し、基準電位であるコモ
ンバス１７を介することによって各インバータ１２，２
２間の有効電力の偏差口、ハを前記遅延回路１１、２１
に制御信号として与える。

第２図は前記遅延回路１１．２１の例である。

この図で、３０は周期毎にリセット可能な積分器、３５
はインバータ３６と信号結合点３７とのコンパレータ、
３８はセット端子Ｓに１”′が入力するとセット出力Ｑ
が生じ、リセット端子Ｒに″１”が入力するとリセット
出力Ｑが生じるＲ−Ｓフリップフロップ、３９はトリガ
入力が入るたびに一定巾の矩形波出力を生じるモノマル
チバイブレークである。

前記Ｒ−Ｓフリップフロップ３８のセット端子Ｓには基
準パルス信号イが加えられ、コンパレータ３５の結合点
には制御信号口又は八が与えられる。

この第２図およびそのタイムチャートである第３図を参
照してその動作を説明する。

Ｒ−Ｓフリップフロップ３８のセット端子Ｓに基準発振
器１０からの基準パルスイが印加されると、リセット端
子Ｑ出カニが反転して”０９１となるので積分器３０内
のＦＥＴ（電界効果トランジスタ）３３がオフする。

積分器３０は一定人力３１を抵抗３２、コンデンサ３４
とで決まる時定数で積分を開始する。

即ち、Ｒ−Ｓフリップフロップ３８のリセット時、積分
器３０はＦＥＴ３３オンでコンデンサ３４は短絡され零
電圧であるが、Ｒ−Ｓフリップフロップ３８がセットす
ると積分動作を開始し、その極性が反転することから出
力ホは直線的に下降してゆく。

コンパレータ３５は積分器３０の出力ホと前記制御信号
口（又はハ）をつき合わせ、積分器３０の出力ホの方が
制御信号口（又はハ）より大きくなるとその出力へか反
転しＲ−Ｓフリップフロップ３８のリセット端子Ｒにリ
セット信号を送る。

このリセット信号でＲ−Ｓフリップフロップ３８がリセ
ットしそのリセット端子Ｑ出カニが“１”になると積分
器３０内のＦＥＴ３３がオンし、積分コンデンサ３４の
電荷を放電する。

コンパレータ３５の出力へは、積分器３０の出力ホが再
び制御信号口（又はハ）と等しくなる僅かの期間″１”
となる。

Ｒ−Ｓフリップフロップ３８の出カニをモノマルチバイ
ブレータ３９で波形整形すれば遅延パルストが得られる
。

以上から分るように、インバータ１２．２２の点弧用パ
ルスの遅延時間の制御は、制御信号口（又はハ）の大小
によって行なわれる。

即ち、制御信号が小さい■１値のときはＴい制御信号が
大きい■２値のときはＴ２、と制御信号の大小に応じた
遅延時間が得られ、これにより位相の制御が行なわれる
ことになるが、この場合、遅延時間の最大値Ｔｍは基準
パルスイの周期τを越えることはできず、必らずＴｍ≦
τの関係がある。

ところで第１図において、基準発振器１０の繰返し周波
数ｆ。

は一般にインバータ１２．２２出力周波数ｆの整数倍と
なっており、ｆｏ＝Ｎｆ（Ｎは正の整数）の関係がある
。

したがって遅延回路１１．２１が制御可能な位相角つま
り遅延時間は、インバータ出力周波数を基準にすれば３
６０°÷Ｎとなり、代表例としてＮ＝１２の場合は３０
°となる。

有効電力の不平衡の原因は、前述したように制御回路の
不揃え、主回路の内部インピーダンスの偏差に起因する
が、特にインバータ１２とインバータ２２の制御回路の
方式が異なる場合或いは主回路の容量が異なる場合は、
３０°の制御幅では有効電力の偏差を充分補正すること
ができず、遅延回路１１，２１として第２図に示す回路
を複数個直列接続（２個直列接続すれば３０°Ｘ２＝６
０’となる）して使用しなければならない、という欠点
があった。

さらに、遅延回路１１．２１には全く同一の周波基準を
与える必要があり、基準発振器１０をインバータ１２、
２２それぞれに専用に設けることができないという本質
的な欠点があった。

即ち、信頼性をあげる目的でインバータの並列台数を３
台あるいはそれ以上６台並列としても、基準発振器１０
がシステムとしての信頼性を左右することとなり、信頼
性の向上という点で限界が生じる。

本発明はこの点にかんがみ、各インバータの有効電力の
偏差で位相差を制御するのに、位相角の制御幅に全く制
限をうけない制御構成のインバータの並列運転装置を提
供することを目的とする。

以下本発明の一実施例を第４図を参照して説明する。

この第４図で第１図と同符号のものは同一機能のもので
あるから、それらの説明は省略する。

第４図で第１図と異なる点は、基準発振器は１０−１゜
１０−２の２個設けて専用とし、又遅延回路１１゜２１
の代わりにフェーズロックループ（ｐｈａｓｅｌｏｃｋ
ｅｄ １ｏｏｐ）所謂ＰＬＬ回路１１’、２１’を設
け、さらに出力位相検出用変圧器１Ｂ、２Ｂを設けて出
力位相信号をＰＬＬ回路１１’、 ２１’に帰還するよ
うにした点にある。

ここで、ＰＬＬ回路１１’、２１’は周知の技術なので
簡単に説明するに、第５図はこのＰＬＬ回路１１’、２
１’の一般的な使用例を示したものである。

図で１０′は発振器、１９はリングカウンタ、１１′が
ＰＬＬ回路であり、このＰＬＬ回路１１′は位相誤差検
出器ＰＨＤ、低域原波器ＬＰＦそして電圧制御発振器■
ＣＯから構成される。

これら各要素の概要を説明すると、位相誤差検出器ＰＨ
Ｄは位相基準信号チと位相帰還信号ヲとの位相差に比例
した電圧すを発生する。

第６図はこの位相誤差検出器ＰＨＤのゲイン特性を示し
たものである。

この位相差に比例した電圧すが低域原波器ＬＰＦの入力
とされ、この原波器ＬＰＦで高調波成分を除去すると共
に位相誤差を増幅する。

この低域ろ波器ＬＰＦとしては第７図に示すようにオペ
ーショナルアンフＡ１い抵抗Ｒ１ｏとＲ１１、コンデン
サＣ１ｏから構成される周知の比例積分回路を使用して
もよい。

そして高圧制御発振器ｖＣＯは低域済波器ＬＰＦの出力
ヌに比例した周波数を出力し、この電圧制御発振器■Ｃ
Ｏの出カルはリングカウンタ１９に接続される。

リングカウンタ１９の段数をＮとすれば、電圧制御発振
器ＶＣＯの発振周波数は発振器１０′のＮ倍となる。

リングカウンタ１９の出力ヲは前記のように位相誤差検
出器ＰＨＤの一方の入力、即ち位相帰還信号となってい
る。

したがって電圧制御発振器■ＣＯの発振周波数は位相基
準信号チと位相帰還信号ヲとの位相が一致するように自
動制御される。

ここで位相角をθ、周波数をｆとすれば、周波数ｆは位
相角θを時間ｔに対して微分することによって定義され
、ｆ＝ａＯとなる。

逆に周波数ｆの積分値が位相角ｔ となる。

即ち、位相誤差で周波数を制御すれば位相誤差が積分さ
れることとなり、位相角の制御幅に全く制限がない。

さて、第４図では、２つの基準発振器を用いており、発
振器として仮りに水晶発振器を用いたとしても基準発振
器１０−１、１０−２の周波数の差はＯ，ＯＯ１％程度
あり、この周波数の差が側割位相差（この位相差は０°
から３６０°の量変化する）となり、有効電力の偏差と
なってあられれるが、従来方式では位相角の制御中に制
限があるので制御不能となる。

しかるに本発明では、有効電力の偏差口、ハをそれぞれ
前述機能のＰＬＬ回路１１′また２１′に帰還している
ので、発振器１０−１、１０−２の位相差、インバータ
１２．２２の制御回路の不揃い、主回路インピーダンス
に起因する有効電力の偏差を無制限に補正することがで
きる。

有効電力の偏差をＰＬＬ回路に帰還するには、第８図に
その１例を示すようにＰＬＬ回路１１′また２１′内の
低域Ｆ波器ＬＰＦのオペレーショナルアンプＡ、。

に抵抗Ｒ１２を介し有効電力の偏差口またハを加えてや
ればよく、オペレーショナルアンプＡ１ｏは有効電力の
偏差が零となるよう電圧制御発振器ＶＣＯの出力周波数
、即ち位相を自動制御する。

このように本発明では、有効電力の偏差を無制限に補正
することができることから、基準発振器を各々のインバ
ータに対して個別に設けることができ、システムとして
の信頼性の向上が可能となる。

尚、容量の異なるインバータ（主回路のインピーダンス
が大幅に異なる）を並列運転する場合など、単に位相角
の制御中を広くするのが目的であれば、第９図に示すよ
うに基準発振器１０を共通としてもよい。

以上記載のように本発明では、各インバータ間の有効電
力の偏差で位相差を制御するのに、基準発振器とインバ
ータ間にそれぞれ自動位相制御要素としてフェーズロッ
クループを設け、このフェーズロックループに有効電力
の偏差を加算するようにしたので、位相角の制御中に制
限をうけることのないインバータの並列運転装置を提供
することができる。

【図面の簡単な説明】

第１図は従来の有効電力制御方式によるインバータの並
列運転装置のブロック回路図、第２図は第１図の遅延回
路、第３図は第２図遅延回路のタイムチャート、第４図
は本発明の一実施例のブロック回路図、第５図は同実施
例のＰＬＬ回路を説明するブロック回路図、第６図はＰ
ＬＬ回路の位相誤差検出器の特性図、第７図はＰＬＬ回
路の低域ｐ波器の回路図、第８図は低域ｐ波器に有効電
力の偏差を加える回路側図、第９図は他実施例のブロッ
ク回路図である。 １０．１０−１．１０−２，１０’・・・・・基準発振
器、１１，２１・・・・・・遅延回路、１１’、 １２
’・・・・・・ＰＬＬ回路、１２，２２・・・・・・イ
ンバータ、１３，２３・・・・・・有効電力偏差検出回
路、１４，２４・・・・・・変流器、１５．２５・・・
・・・変圧器、１Ｂ、２Ｂ・・・・・・出力位相検出用
変圧器、１００・・・・・・負荷。

Claims (1)

1. 【特許請求の範囲】 １ 各インバータ間の有効電力の偏差で位相差を制御す
   るインバータの並列運転装置において、基準発振器とイ
   ンバータ間にそれぞれ自動位相制御要素としてフェーズ
   ロックループを設け、このフェーズロックループに有効
   電力の偏差を加算するようにしたインバータの並列運転
   装置。 ２ 基準発振器を各インバータに個別に設けるようにし
   た特許請求の範囲第１項記載のインバータの並列運転装
   置。 ３ 基準発振器を各インバータ共通として１個のみ設け
   るようにした特許請求の範囲第１項記載のインバータの
   並列運転装置。