JPS5847730B2 - メモリアクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はチャネル制御装置からメモリアクセスを行う方
式に関するものであり、特にデータ転送用の制御情報Ｃ
ＣＷの読出し動作でメモリ待ち時間の改良に関するもの
である。

チャネル制御装置は、ここでは複数台のチャネルの制御
を行なうが、そのうちコマンドチェイニングと呼ばれる
制御がある。

これはＣＣＷの中に定義されているフラグフィールドに
チェインコマンドが指定されているとそのＣＣＷに示さ
れるデータ転送が終了しＩ／Ｏから終了報告がチャネル
へ伝えられた時、チャネルは次のＣＣＷをメモリから読
出し、■／０へ中央処理装置の介入なしに再び起動をか
け、次のＣＣＷの実行を行うものである。

第１図は、チャネル制御装置を含めたメモリアクセスパ
スを示したものである。

１はメモリを表わし、２は中央処理装置、３はメモリ制
御装置である。

チャネル制御装置は４と９であり、４はチャネル５〜８
のメモリリクエストを各バンク対応にバツファリングす
るチャネル側メモリ制御部であり、９は起動・割込み制
御部でインタフェース１３はそのうちメモリからＣＣＷ
の読出しを行なうものである。

インタフェース１４は、９が５〜８の各チャネルへ起動
する時使用する。

また各チャネルから９への割込みもこのインタフェース
を使用する。

チャネル５を使用してのメモリからＩ／Ｏへのデーコ転
送であれば、データは１→３→４→５→１９のルートを
通る。

Ｉ／Ｏからメモリへのデータ転送であれば、１９→５→
４→３→１でデータが流れる。

コマンドチェイニングの動作をチャネルが実行するに当
り、チャネルの消費する時間のうち、最も大きなものは
ＣＣＷ読出し時間である。

特に回転機構を有するディスクなどへ接続されるチャネ
ルはコマンドチェインタイムがギャップ長で規定されて
おり、この時間内にコマンドチェイニングを行なわねば
ならない。

ＣＣＷをあらかじめ先取りすることも考えられるが、こ
れは現在実行中のＣＣＷにコマンドチェイニングが指示
されており、このＣＣＷのコマンドがＲｅａｄで、この
コマンドによって初めてメモリへ次のＣＣＷが読み込ま
れるようなプログラムでは、先取りは意味がない。

従って、チャネル制御装置のＣＣＷ読出し時間を極力小
さくすることは、チャネルのコマンドチェインニングを
より早く実行することに貢献する。

第１図の従来技術の例をとると、メモリ１へＣＣＷ読出
し要求を出すのは起動割込制御部９であるが、この要求
は４と３の中にある合計３個の優先回路を通過しなくて
はならない。

３のメモリ制御装置でメモリリクエストの優先度は中央
処理装置よりチャネル制御装置を高くし、また４におい
て優先度は９からのＣＣＷ読出しのリクエストを５〜８
のチャネルのデータ転送要求よりも高くして、ＣＣＷの
読出しをはやく行うようにしているが、先着の負荷存在
する時は、優先度を高くとっていても待たされる。

先着の負荷はざらかしめチャネルが４または３のバツフ
ァを使用中にしていれば、たとえ優先度を高くとってい
てもそのリクエストは先着のメモリリクエストの処理が
終了するまで待たなければならないことを示す。

この発明の目的とするところは、上記のごとき従来の問
題点を除去するものであり、チャネル制御装置からのＣ
ＣＷ読出しを最優先に行ない、メモリ待ち時間の短縮を
はかり、先着のメモリリクスエストによる負荷の影響を
小さくした装置を提供することにある。

この発明の特徴とするところは、チャネル制御装置内で
、ＣＣＷ読出しのメモリリクエストと、他のチャネルの
メモリリクエストとの優先度はとらず、ＣＣＷ読出しリ
クエストはチャネル制御装置内で、チャネルのメモリリ
クエストと並列に処理し、メモリ制御装置へ直接のイン
タフェースを設り、メモリ制御装置内で優先度をとり、
メモリリクエストの処理を行なうものである。

ＣＣＷ読出しリクエストに関する優先度がメモリ制御装
置でとられるため、チャネルの書込み／読出しによって
あらかじめバツファが使用中となり、ＣＣＷ読出しが待
たされるのを防止できる。

第２図は、ＣＣＷの読出しを早く行うよう構成した場合
のブロック図である。

第１図の従来例と異なるところは、４のチャネル側メモ
ＩＪ ＩＪクエスト制御部と３のメモリ制御装置との間
のインタフェースに１２の他２３も備えていることであ
る。

インタフェース１２は８バイト単位のメモリアクセスで
ある場合を例にとると、４から３へのバス８バイト、３
から４へのバス８バイトを備え、アドレスラインが４か
ら３へ数バイト（メモリ容量で決まった値を持つ。

）送られるよう構成される。

２３は４から３へＣＣＷ読出しのためのアドレスライン
を送るものである。

メモリ制御装置は、チャネル制御装置から通常のアクセ
ス要求とＣＣＷ読出しアクセス要求の２つを受付ける。

第３図から第６図は第２図の４，３．１の各部の詳細を
示したものである。

第３図は、４のチャネル側メモリリクエスト制御部のバ
ツファの構成を示したものである。

メモリは４つのバンクを持っているとして、３０，３１
はバンク０，３２，３３はバンク１，３４，３５はバン
ク２ ，３６ ，３７はバンク３に対応したバツファで
ある。

３８はＣＣＷの読出しデータを一時格納するバツファで
ある。

３９〜４２はチャネル５〜８からのバス８バイトであり
、４３は第２図の起動・割込み制御部９とのバスである
。

”従って、バツファ３０〜３８はここでは、８バイト単
位のメモリアクセスを行うので、８バイトである。

バツファの入力の他の１つはメモリ制御装置からのバス
４６である。

バツファの出力は、メモリからの読出しの時は４７をへ
て、各チャネルまたは、起動・割込み制御部へ返すルー
トが１つあり、他はメモリ制御装置３ヘデータを送出す
るバス４９がある。

４５．４９は優先度回路を示している。

４５は各チャネルおよび起動・割込み制御部のいずれの
装置からの゛バスを１つにしぼって、バツファ３０〜３
７にストアしようとするものである。

また４９は、メモリ制御装置３への８バイトバス４８へ
バツファのどのデータを送出するかを決める優先度であ
る。

第４図は第３図の各バツファに対応したアドレスレンジ
スタの構成を示したものである。

バツファ３０ ，３１とアドレス７０．７１が、バツフ
ァ３２，３３とアドレス７２．７３が、バツファ３４
．３５とアドレス７４ ．７５が、バツファ３６ ．３
７とアドレス７６．７７がそれぞれ対応する。

入力は各チャネルから送られてくるアドレスライン７９
〜８２と起動割込み制御部９から送られてくるアドレス
ライン８３がある。

出力は８５と８６があり、いずれのアドレスラインもメ
モリ制御装置へ行く。

ここでの特徴は、ＣＣＷ読出し用のアドレスライン８６
が他のバンク対応のアドレスライン８５とは独立にメモ
リ制御装置へ送られることである。

第５図はメモリ制御装置のバツファ構成を示す。

９０〜９３はチャネル制御装置から送られてきたデータ
を各バンク対応に受付けるバツファである。

９４〜９７はメモリ書込み用のバツファであり、１０２
〜１０５はメモリからの読出し用のバツファである。

１０６は読出しデータの他装置送出用のバツファである
。

９８〜１０１はメモリでそれぞれバンク０，バンク１，
バンク２，バンク３に対応する。

入力としては、チャネル制御装置からの８バイトバス１
０８（第３図の４８）と中央処理装置からの８バイトバ
ス１０７とがある。

１０６の出力、１１３はチャネル制御装置または中央処
理装置へ送出されるデータバス８バイトである。

第６図はメモリ制御装置におけるアドレスの構成を示す
ブロック図である。

１２０〜１２３はチャネル制御装置から受付けたアドレ
スを格納するレジスタであり、それぞれバンク０，バン
ク１，バンク２，バンク３に対応する。

１２４はＣＣＷ読出し専用のアドレスレジスタである。

これはバンクに無関係に１つ備えてある。

１２５〜１２８はメモリのバンク対応のアドレスレジス
タである。

入力は中央処理装置からのアドレス１２９，チャネル制
御装置からのアドレス１３０，同じ＜ＣＣＷアドレス１
３１である。

出力ＯＡ〜３Ａは第５図のメモリバンクへそれぞれ接続
される。

第６図の１１０は優先度回路を示す。

メモリ制御装置は４バンクを集中制御するが、ここでは
、中央処理装置からのリクエストとチャネル制御装置か
らのリクエストと同じくチャネル制御装置からのＣＣＷ
読出しの６つが優先度によって処理される。

第２図において、チャネル５〜８、及び起動・割込み制
御部９から見たメモリ１へのアクセスは基本的には読出
しと書込みの２つである。

チャネル５からバンク０への読出しリクエストは次のよ
うになる。

まずチャネル５のリクエストがメモリ制御部へ受付けら
れると第３図のバンク０のバツファ３０が使用中となり
、また第４図のアドレスレジスタ７０ヘアドレスがイン
タフェース７９，８４をへて、格納される。

チャネル制御装置から、メモリ制御装置へ読出しリクエ
ストが次に発せられると、アドレスレジスタ７０の内容
はインタフェース８５をへて、第６図１３０を通り、ア
ドレスレジスタ１２０へ格納される。

次にその内容がアドレスレジスタ１２５へ転送され、第
５図のバンク０のメモリ９８から読出しが行なわれる。

読出しデータは１０２，１０６のバツファレジスタを経
て、第５図インタフェース１１３を通り、第３図インタ
フェース４６を経由して、バツファ３０へ格納される。

このデータがインタフェース４７を通って、チャネル５
へ伝えられるとバンク０のバツファ使用中は解除される
。

バンク０用のバツファ３１が設けてあるのは、バツファ
３０が使用中でも、チャネルからの次のリクエストを受
付けておき、メモリ制御装置へ不断にメモＩＪ ＩＪク
エストを出すためである。

チャネル５からのバンク０への書込みリクエストは次の
ようになる。

まずチャネル５のリクエストがメモリ制御部４に受付け
られると、第３図のバンク０のバツファ３０へ書込みデ
ータがインタフェース３９を通って格納される。

バツファ３０はその時点で使用中となる。

また、第４図のアドレスレジスタ７０へアドレスがイン
タフェース７９．８４をへて、格納される。

チャネル制御装置からメモリ制御装置へ書込みリクエス
トが発せられると、アドレスレジスタ７０の内容は、イ
ンタフェース８５をへて、第６図の１３０を通り、アド
レスレジスタ１２０へ格納される。

さらに１２５へ転送される。

またデータは第３図のインタフェース９８をへて、第５
図のバツファ９０へ格納される。

このデータは次にバンク０のバツファ９４へ転送される
。

こうしてアドレスレジスタ１２５の示す番地へ、９４の
データが書込まれる。

書込みが終了すると、メモリ制御装置から、チャネル制
御装置へ終了が伝えられるので、この時点でバツファ３
０の使用中が解除される。

ＣＣＷの読出しは、第２図の起動・割込み制御部９から
メモリ制御部４ヘリクエストが発せられる。

このリクエストは受付けられると第３図の読出しバツフ
ァ３８を使用中にする。

アドレスは、第４図のインタフェース８３を通って、７
８へ格納される。

この動作は、たとえば、バツファ７０，７１等が使用中
でも並行して行なわれる。

チャネル制御装置からメモリ制御装置へＣＣＷ読出しリ
クエストが発せられると、アドレスレジスタ７８の内容
はインタフェース８６を通って、第６図のインタフェー
ス１３１からアドレスレジスタ１２４へ格納される。

ＣＣＷ読出しのバンクが０ならば、１２４から１２５ヘ
アドレスが転送され、バンク０のメモリ９８から読出し
が行なわれる。

読出しデータは１０２，１０６のバツファレジスタをへ
て、第６図インタフェース１１３を通り、第３図のイン
タフェース４６を経由してバツファ３８へ格納される。

このデータはインタフェース４７を通って起動・割込み
制御部９へ伝えられる。

そして３８の使用中は解除される。第３図において、Ｃ
ＣＷ読出し用のバツファ３８が使用中のときは、バツフ
ァ３０〜３７を使用するように制御することは容易に実
現できる。

また、バツファ３８は第３図では１段しか設けていない
が２段にして、ＣＣＷの読出しを連続して行なえるよう
構成することも可能である。

以上述べた構或であるから本発明にあっては次の効果を
得ることができる。

１． ＣＣＷ読出しにおいては、メモリ制御装置で直
接優先度をとっているため、少くとも、バツファ３０〜
３７が使用中でＣＣＷの読出しが待たされるということ
がない。

２．第３図の優先度回路４９によってＣＣＷ読出しが待
たされることがない。

以上のような効果があるので、従来のメモリアクセス制
御方式より数倍ＣＣＷの読出しに関して、時間短縮が期
待できる。

特に、チャネル５〜８が動作している状態−すなわち、
メモリ使用率の高い時に効果がある。

【図面の簡単な説明】

第１図は従来のメモリアクセスパスを示すブロック図、
第２図は本発明によるメモリアクセス制御方式の一実施
例、第３図は、チャネル制御装置内のメモＩＪ ＩＪク
エスト制御部のバツファの構成を示す図である。 第４図は同じくチャネル制御装置内のアドレスレジスタ
の構成を示す図である。 第５図は、メモリ制御装置のバツファ構成を示す図であ
る。 第６図はメモリ制御装置内のアドレスの構成を示す図で
ある。 １・・・・・・メモリ、２・・・・・・中央処理装置、
３・・・・・・メモリ制御装置、４・・・・・・メモＩ
Ｊ ＩＪクエスト制御部（チャネル制御装置内）、５〜
８・・・・・・チャネル、９・・・・・・起動・割込み
制御部（チャネル制御装置内）、１０・・・・・・メモ
リ制御装置一メモリ間インタフェース、１１・・・・・
・中央処理装置一メモリ制御装置間インタフェース、１
２・・・・・・メモリ制御装置−チャネル制御装置間イ
ンタフェース、１３〜１８・・・・・・内部インタフェ
ース、１９〜２２・・・・・・Ｉ／Ｏインタフェース、
２３・・・・・・メモリ制御装置一チャネル制御装置間
インタフェース（ＣＣＷ読出し用）、３０〜３８・・・
・・・データバツファ（チャネル制御装置内）、３９〜
４２・・・・・・チャネルーメモリリクエスト制御部間
インタフェース、４３・・・・・・起動・割込み制御部
一メモリリクエスト制御部間インタフェース、４４・・
・・・・データバス、４５・・・・・・優先度回路、４
６・・・・・・メモリ制御装置一メモリリ，クエスト制
御部間インタフェース、４７・・・・・・メモリリクエ
スト制御部一チャネル／起動割込み制御部間インタフェ
ース、４８・・・・・・メモリリクエスト制御部一メモ
リ制御装置間インタフェース、４９・・・・・・優先度
回路、７０〜７８・・・・・・アドレスレジスタ（チャ
ネル制御装置内）、７９〜８２・・・・・・３９〜４２
に同じ、８３・・・・・・４３に同じ、８４・・・・・
・アドレスバス、８５・・・・・・４６に同じ、８６・
・・・・・４６に同じ、９０〜９３・・・・・・データ
バツファ（メモリ制御装置内）、９４〜９７・・・・・
・データバツファ（メモリ制御装置内）、９８〜１０１
・・・・・・メモリ、１０２〜１０５・・・・・・デー
タバツファ（読出し用）、１０６・・・・・・インタフ
ェースデータバツファ、１０７・・・・・・中央処理装
置一メモリ制御装置間インタフェース、１０８・・・・
・・メモリ制御装置−チャネル制御装置間インタフェー
ス、１０９・・・・・・テータバス、１１０・・・・・
・優先度回路、１１１・・・・・・データバス、１１２
．・．・・・優先度回路、１１３・・・・・・メモリ制
御装置−チャネル制御装置間インタフェース、１２０〜
１２４・・・・・・アドレスレジスタ（メモリ制御装置
内）、１２５〜１２８・・・・・・アドレスレジスタ、
１２９・・・・・・中央処理装置−メモＩＪ ＩＪクエ
スト制御装置間インクフェース、１３０，１３１・・・
・・・メモ！Ｊ 制ｍ装置一チャネル制御装置間インタ
フェース、１３２・・・・・・アドレスバス。

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置とチャネル制御装置からのメモリリク
   エストがメモリ制御装置に対してなされメモリ制御装置
   の制御によってメモリの書込み／読出し動作がなされる
   情報処理システムにおいてチャネル制御装置はデータの
   メモリへの書込み動作、読出し動作用の制御部１組と、
   メモリからの制御情報の読出し動作専用の制御部１組を
   備えて、メモリ制御装置へチャネル制御装置からこれら
   ２つのインタフェースを設け、かつメモリ制御装置にお
   けるメモリアクセスを行う優先度を中央処理装置より、
   チャネル制御装置の書込み／読出しリクエストを高くシ
   、またこの書込み／読出しリクエストより、チャネル制
   御装置からの読出し専用リクエストを高くシ、チャネル
   制御装置における制御情報の読出し動作を最優先に行な
   うよう構成したことを特徴とするメモリアクセス制御方
   式。