JPS5849014B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体集積回路装置特にエビタキシャル成長層
の厚みが異なる集積回路や、埋め込み層の深さの異なる
集積回路の製造方法に関するものである。

従来の半導体集積回路内に含まれるトランジスタなどは
、例えばＰ型基板上のほぼ均一なｎ型低不純物密度層内
に形成されていたため、制御できる特性の範囲に制限が
生じ、結果として高性能化多機能化ができないでいた。

そのため、ｎ型低不純物密度層内に凹部を形成したり、
例えばｎ型高不純物密度の埋め込み領域の深さを変えた
りしてきた。

しかし、これらの方法はフォトリソグラフイ、拡散、成
長など工程数が増加したり複雑化すると共に、微細加工
や歩留りの点において不利となっていた。

第１図は従来の製造方法の１例を説明するための集積回
路の１部断面図であり、ｎ一エビタキシャル成長層３の
厚みの異なる２つの静電誘導トランジスタ（ＳＩＴ）Ｔ
１ とＴ２を含む例を示している。

例えばＳＩＴＴ１は倒立型であり、ソース電極Ｓ１ は
ｎ十埋め込み層２及びｎ十引き出し領域１０２を介して
表面に出ている例を示し、ＳＩＴＴ２はソース電極Ｓ２
が表面側にある正立型でドレイン電極Ｄ２はｎ十埋め込
み層１２と凹部側壁及び表面に沿って形威したｎ十領域
を介して表面上に引き出された例を示している。

また、ＳＩＴＴ１ とＴ２ は、Ｐ型基板１までほぼ達
する深いＰ十分離層１０１によって分離されている。

この例では、ＳＩＴＴ１のｎ一領域の厚みがＳＩＴＴ２
のそれより厚い例を示し、それぞれグートＰ十領域４及
び１４がドレインｎ十領域５、及びノースｎ十領域１５
とほぼ同一平面上に形成されたいわゆる平面型の例を示
している。

また、各素子の分離はこの様なＰｎ接合によらず、基板
１に達する深い凹部や、厚い絶縁膜などによっても行な
われている。

第２図には、第１図の従来の集積回路の製造工程に沿っ
た断面図を示す。

第２図ａでは、Ｐ型Ｓｉ基板に選択拡散によってｎ＋領
域２及び１２を形成した後、Ｓｉ全面を露出してエビタ
キシャル成長によりｎ型成長層３を堆積する。

戒長時の高温処理及び不純物の再分布によってｎ十埋め
込み層２及び１２は成長層側にもち上がる。

表面を酸化してＳｉ０２膜６をつげ、選択的にＰ十及び
ｎ十拡散層１０１及び１０２をそれぞれ形成する。

これらの拡散層１０１，及び１０２の形成はそれぞれ高
温で長時間熱処理して深くする必要があるため、ｎ十埋
め込み層２及び１２の再拡散は著しく、成長層３側にな
だらかな不純物密度分布となってしまい耐圧不良、容量
の増大、周波数特性の劣化の原因になる。

さらに深い拡散を行なうため横方向への拡がりが成長層
厚みのほぼ２倍程度と大きくなり、これらＰ十分離領域
１０１や引き出しｎ十領域１０２の占有幅は無視できな
くなって集積密度の向上に障害を与えていた。

第２図ｂでは、ＳＩＴＴ２のためのｎ型成長層３の選択
エッチングをして薄くすると共に、ドレイン引き出し領
域１１２形成のための選択エツチング一部も同時に行な
い、酸化した後の断面図を示す。

選択エッチングの際横方向にもエッチング領域が拡がる
ので、この工程も集積密度を低下させていた。

次に第２図Ｃでは、ＳＩＴＴ１及びＴ２のゲートＰ十領
域４及び１４を選択拡散によって形成した後の断面図で
ある。

第２図ｄでは、再び選択エッチングによってドレインｎ
十領域１２にほぼ達するように凹部の深さをさらに増し
た後、再び酸化してＳｉ０２開孔、選択拡散を行ない、
ＳＩＴＴ，のドレインｎ十領域５、ＳＩＴＴ２のソース
ｎ十領域１５、同ドレイン引き出しｎ十領域１１２を形
成した後の断面図を示す。

半導体の選択エッチングには、化学的温式エツチ（ＨＦ
−ＨＮＯ３系、ＫＯＨ等アルカリ系など）、プラズマ．
エツチやスパツタ．エッチ等のドライエッチ、ＨＣｔ等
のガスエツチなど従来の方法を使うことができる。

以上の工程の後、コンタクト用開孔を行ない金属蒸着、
配線用選択エッチングを行なって完成するわげである。

以上の様に、ｎ型成長層３の厚みの異なるＳＩＴを製作
するだけでも、熱処理時間の増大や、それによる集積密
度の減少、及びＳｉエッチング回数の増加、それに伴う
工程の増加などが問題となっていた。

同様な例は、以上にとどまらずｎチャンネルＳＩＴとｎ
ｐｎ バイポーラ．トランジスタ（ＢＪＴ）の混在する
集積回路、ＢＪＴ集積回路、ＦＥＴ集積回路等異なる成
長層厚みが望まれる集積回路すべてに存在するものであ
り、各導電型を逆にしたものも同様である。

本発明は上述の問題点を改善する製造方法を提供するも
のであり、表面がほぼ平坦であること、分離や埋め込み
層引き出しが容易に行なえることそのため集積密度を高
くできることが可能となる。

本発明の製造方法は、結晶成長における層状成長（Ｌａ
ｙｅｒ Ｇｒｏｗｔｈ）の特徴を利用したものであり
、基板の結晶方位、エビタキシャル成長条件（原料温度
、原料供給量、流速などがＣＶＤ法における主要素）を
適切に選択する必要がある。

まず第３図を用いて本発明で利用する層状成長について
簡単に述べる。

Ｓｉ ，ＧＯＡＳ等半導体結晶のエビタキシャル戒長
が、層状成長機構によることは半導体研究第７巻１３１
貢乃至１６５貢（１９７１）、同第１１巻５５貢乃至８
６貢（１９７５）に記載されているところである。

この成長機構においては（１１１），（１１３），（１
１０），（１１２），（１００）の低指数の特定の結晶
面上の縦方向の成長速度に対し、横方向の成長速度は極
端に速く約１００乃至１０００倍にも達する。

そのためこれらの結晶面には、完全な結晶面から約０．
２以下のずれしかない原子的尺度で平坦な成長面いわゆ
るファセソト （Ｆａｃｅｔ）が形成される。

このようなファセット上に、例えば第３図ａの如く表面
に凹凸を設けて短時間成長すれば、凹部はたちまち埋め
られてしまう。

横方向成長速度は数１００μＭＨにも及ぶため幅１００
μｍ以下の凹みは１分以内に埋められてしまうわけで、
縦方向には１μｍも堆積しない。

第３図ａの様な基板に戒長じたとき、その初期には第３
図ｂに示すように凹部の底から埋められるわけであるが
、同時に凹部側面からある距離離れた表面には小丘状の
成長核Ｐが発生する。

これは、表面に吸着した原子が泳動して安定できるステ
ップに移動するわけであるが、近傍にステップがないと
原子がいくつか集まって成長核を形成することによる。

成長核の平均間隔２Ｌ１ （一πＬ２ ，Ｎ：成長核の密度）の半分すなわちＮ Ｌは原子の泳動距離にほぼ等しくなるので、ステップか
らＬ以内の範囲には成長核が発生しにくく、ほとんどの
原子が横方向成長（層状成長）に寄与することになる。

それ以外の範囲には戒長核が発生し、縦方向成長成分を
もつことになる。

そのため、底面の幅が２Ｌよりも小のときには段差がな
くなるまで平坦に成長し、同様に上面の幅ｂが２Ｌより
小のときには上面にはほとんど成長しないことになる。

逆に幅ａ及びｂがそれぞれ２Ｌより大のときには成長核
発生によって遅いながら縦方向に成長するわけでその模
式図の１例を第３図Ｃに示した。

成長核間距離２Ｌは成長条件によって変化し、成長速度
が高い程太き《、原料の供給量が多い程小さくなること
は半導体研究第１１巻６５貢図３．２１（１９７５）、
ジャーナル・オブ・クリスタル グロース（ＪＯｕｒｎ
ａｌＯｆ・Ｃｒｙｓｔａｌ・Ｇｒｏｗｔｈ）第３１巻２
９０貢Ｆｉｇ ７（１９７５）にその例が記載されて
いる。

ＳｉＣｌ４の水素還元法においては２Ｌは１２００℃に
おいて（１１１）で数１０乃至数１００μｍに及ぶＳｉ
Ｈ４でも同様であり、例えば（１００）でジャーナル・
オブ・クリスタル・グロース（Ｊｏｕｒｎａｌ− ｏｆ
・Ｃｒｙｓｔａｌ−Ｇｒｏｗｔｈ ）第３，４巻４
３貢（１９６８）や半導体研究第１１巻６９貢図３，３
１及び図３ ．３２（１９７５）に記載されていること
からわかる。

本発明は上記の現象を積極的に利用するものであり、そ
れを用いた結果第４図のような集積回路構造例が第１図
に対応して実現される。

第４図では、第１図と同様にｎ一領域の厚みが異なるＳ
ＩＴＴ１ とＴ２があり、それらがＰ型基板１で分離さ
れている。

また、埋め込みｎ一領域２及び１２の引き出しが表面で
のｎ十領域１０２，１１２で形成された例を示す。

第５図には本発明による製造方法について第４図の構造
に対し具体的に説明する。

第５図ａには、Ｐ型基板１を選択Ｓｉエッチングによっ
てＳＩＴＴ１及びＴ２を形成すべきところに凹部を設け
その後埋め込み層となるベきｎ十拡散層２及び１２を形
成した断面である。

第５図ｂでは、再び酸化した後フォトリソグラフイによ
って凹部側壁のＳｉ０２膜（またはＳｉ３Ｎ，膜等の絶
縁膜）６を凸部上面に近い側に一部残したものである。

この場合、凹部側壁は表面に対し垂直でないことが望ま
しく凹部は湿式や乾式の等方性エッチングや（１００）
面を主表面とし（１１１）面を側壁としたアルカリ系水
溶液による異方性エッチによって形成できる。

また、凹部側壁に残す絶縁膜６の開孔端部が成長層表面
高さとほぼ一致するようにする。

この基板１に成長したときの断面図が第５図Ｃであり、
速い横方向成長によって凹部は埋められ、しかも絶縁膜
６０開孔端部より上は露出Ｓｉがなくステップがないた
めにほとんど成長せず、実質上成長が止まったようにな
る。

そのため、より効果的には凹部の幅が成長核形成平均間
隔２Ｌより狭い方が縦方向の成長は止まることになる。

凹部側壁に残す絶縁膜６の高さによって、厚みの異なる
成長層３及び１３が１回の成長で得られることになる。

第５図Ｃでは凸部上面は絶縁膜６で被っているが、これ
は縦方向の成長が遅いため必ずしも必要でない。

絶縁膜６上には多結晶層が堆積することがあるが、エッ
チング速度が速いので除去が容易であるし、ＨＣｔ ，
ＨＢｒ等を混入すれば堆積させないこともできる。

成長後第５図ｄの如く通常の工程によって、グートＰ十
領域４及び１４を形成し、しかもドレインｎ十領域５、
ソースｎ十領域１５の形成と同時に埋め込み引き出しｎ
十領域１０２及び１１２を形成でき、深いｎ十拡散は不
要となる。

各素子の分離は、Ｐ型基板１によってなされているので
、深いＰ十分離拡散も不要となる利点もある。

以上のように本発明の製造方法によれば、同一チップ内
にエビタキシャル成長層の異なる領域かい《つあっても
、分離や埋め込み層の引き出しが容易に浅い拡散やエッ
チングで行なえ（極端なときにはこれらが不要）、しか
も凹部側壁さえあれば本発明は実施でき、一部はそのま
ま分離層や弓き出しとして使えるため各素子間の距離は
縮められて、集積密度は極端に向上できる。

第４図に示した本発明を適用した集積回路構造例では、
ｎ一領域の厚い方に倒立型ＳＩＴＴ１を形成したが、Ｓ
ＩＴの特性としてはソース電極とチャンネルまでの直列
抵抗ｒｓが小さい方が望ましいので、ｎ一領域の薄い方
に倒立型を形成した方が望ましい場合が多い。

さらに同図中ではｎ＋埋め込み領域の引き出しには、Ｐ
型基板１の凹部側面に底面から連続してｎ十領域を形成
したが、これは必ずしも必要がない。

また本発明ではＰ型基板１の一部を分離領域として用い
ているため、分離領域の幅が狭くなる程不純物密度が低
い程パンチスルーが起こりやす′《、または寄生トラン
ジスタ効果が大きくなるので、それをなくすべく基板に
予めＰ型拡散やイオン注入層を形成することも高集積化
の上で効果的である。

本発明の具体的説明としてｎ一領域厚みの異なる２つの
縦型ＳＩＴの例について述べたが、３種以上の厚みにつ
いても同様であり、また一度ｎ成長後、再び凹部を形成
してＰ一成長することが同様に行なえるので、高抵抗層
厚みの種種異なるｎチャンネル、Ｐチャンネル共存の集
積回路も容易に本発明が適用できる。

このことから本発明は、ＳＩＴ，ＢＪＴ，ＦＥＴの混在
するもの、各トランジスタのみから成るもの、縦型トラ
ンジスタでなく横型のもの、さらにｎチャンネル、Ｐチ
ャンネルまたはｐｎｐ ，ｎｐｎ トランジスタや
受動素子を有す゛る集積回路にすべてに応用できる。

また、各凹部にトランジスタ１個の例を述べたが、分離
と引き出し電極に応じこれに限らず、１つの凹部に複数
個のトランジスタや素子を含むことも可能である。

本発明で用いる現象はＳｉに限らずＧｅ ，ＧａＡｓ，
ＧａＰなど■一■複化合物及びその混晶においても見ら
れ、成長方法は気相成長に限らす液相成長、ＭＢＥ法等
を用いることができる。

本発明の応用範囲は極めて広く、上述の利点と共に工業
的価値は極めて高いものである。

【図面の簡単な説明】

第１図は、ｎ一領域の異なる厚みを有するＳＩＴを含む
集積回路の従来構造の断面図、第２図ａ〜ｄはそれぞれ
第１図の構造例を実現するための従来工程を説明するた
めの断面図。 第３図ａ − ｃはそれぞれ本発明で用いる成長現象を
説明するための模式的断面図、第４図は本発明で実現さ
れる集積回路構造の断面図、第５図ａ−ｄはそれぞれ本
発明による製造方法を説明するための断面図である。 １・・・Ｐ型Ｓｉ基板、２，１２・・・ｎ十埋め込み領
域、３，１３・・・ｎ一成長層、４，１４・・・ゲート
Ｐ十領域、５，１５・・・ドレインまたはソースｎ＋領
域、６，１６・・・絶縁膜、１０２，１１２・・・ｎ＋
埋め込み引き出し領域、１０１・・・分離領域、Ｓ１，
Ｓ２・・・ソース電極、Ｇ１，Ｇ２・・・ゲート電極、
Ｄ１ ，Ｄ２・・・ドレイン電極。

Claims (1)

1. 【特許請求の範囲】 １ エピタキシャル成長速度が縦方向より横方向に大き
   い低指数結晶面を有する半導体基板の主表面に複数個の
   凹部を形成する工程と、前記基板主表面及び前記凹部の
   底面と側面を絶縁膜で被う工程と、前記凹部の底面の前
   記絶縁膜及び側面の前記絶縁膜で底面から所定の高さま
   での絶縁膜を除去し少なくとも１つの凹部の前記所定の
   高さと他の凹部の前記所定の高さを異なるようにする工
   程と、前記凹部に対し層状成長を呈するエビタキシャル
   成長を施し前記所定の高さに応じ異なる厚みを有する成
   長層を形成する工程とから成る半導体集積回路装置の製
   造方法。 ２ ＠記複数個の凹部のそれぞれの凹部が有する最も狭
   い底面の幅がエビキタキシャル成長条件によって定まる
   成長核形成間隔以下に選ばれることを特徴とする特許請
   求の範囲第１項記載の半導体集積回路の製造の製造方法
   。