JPS5849952B2 - アドレスバツフア回路 - Google Patents
アドレスバツフア回路Info
- Publication number
- JPS5849952B2 JPS5849952B2 JP57137236A JP13723682A JPS5849952B2 JP S5849952 B2 JPS5849952 B2 JP S5849952B2 JP 57137236 A JP57137236 A JP 57137236A JP 13723682 A JP13723682 A JP 13723682A JP S5849952 B2 JPS5849952 B2 JP S5849952B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drain
- ml5fet
- flip
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はアドレスバッファ回路に関し、特に半導体メモ
リ装置のアドレスバッファ回路を対象とする。
リ装置のアドレスバッファ回路を対象とする。
半導体メモリ回路のアドレスバッファ回路としては、第
４図に示すようなダイナミックフリップフロップ回路を
用いて高速動作化を図ったものが公知である（公開特許
公報４９−９６６４０号）。
４図に示すようなダイナミックフリップフロップ回路を
用いて高速動作化を図ったものが公知である（公開特許
公報４９−９６６４０号）。
この回路において、絶縁ゲート型電界効果トランジスタ
（以下、ＭＩ ５ＦＥＴと称す）ＱｌはＴＴＬ（Ｔｒａ
ｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ
）レベルからＭＩＳＦＥＴ論理レベルに変換する際のト
ランスファゲートでありアドレス入力信号Ａｉをダイナ
ミック形フリップフロップのスイッチングＭＩＳＦＥＴ
Ｑ５および出力回路のＭＩＳＦＥＴＱｓのゲートに伝え
る。
（以下、ＭＩ ５ＦＥＴと称す）ＱｌはＴＴＬ（Ｔｒａ
ｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ
）レベルからＭＩＳＦＥＴ論理レベルに変換する際のト
ランスファゲートでありアドレス入力信号Ａｉをダイナ
ミック形フリップフロップのスイッチングＭＩＳＦＥＴ
Ｑ５および出力回路のＭＩＳＦＥＴＱｓのゲートに伝え
る。
上記フリップフロップ回路の負荷として作用するＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ２ ｔ Ｑｓは、チップ選択信号
ＣＥ及びクロックパルスφが共に１”（高レベル以下ｎ
チャンネルＭＩＳＦＥＴの場合で説明する）になったと
き一対の出力Ａ、Ａに電流を供給し、入力信号Ａｉに応
じてフリップフロップ回路の出力Ａ、Ａの値を規定する
。
Ｓ Ｆ Ｅ Ｔ Ｑ２ ｔ Ｑｓは、チップ選択信号
ＣＥ及びクロックパルスφが共に１”（高レベル以下ｎ
チャンネルＭＩＳＦＥＴの場合で説明する）になったと
き一対の出力Ａ、Ａに電流を供給し、入力信号Ａｉに応
じてフリップフロップ回路の出力Ａ、Ａの値を規定する
。
出力回路を構成するＭＩＳＦＥＴＱ６．Ｑ８は上記フリ
ップフロップ回路の出力Ａ、Ａに応じて一方がオンし、
所定のデコーダを選択する。
ップフロップ回路の出力Ａ、Ａに応じて一方がオンし、
所定のデコーダを選択する。
また、ＭＩＳＦＥＴＱ７゜Ｑ９はチップ非選択時（ＣＥ
＝”ｌ”）にオンして出力ａｉ、ａｉを共に“０”に規
定するものである。
＝”ｌ”）にオンして出力ａｉ、ａｉを共に“０”に規
定するものである。
以上構成のアドレスバッファ回路においては、チップ選
択信号ＣＥがフリップフロップ回路の電裸出力信号ａｉ
、ａｉによって駆動される。
択信号ＣＥがフリップフロップ回路の電裸出力信号ａｉ
、ａｉによって駆動される。
また、この後段の回路を構成するＭＩＳＦＥＴＱ１７の
ドレインにはチップ選択信号ＣＥが供給される。
ドレインにはチップ選択信号ＣＥが供給される。
以上構成の回路の動作波形が第３図に示されている。
第３図に示されているように、チップ選択信号ＣＥに対
して、出力ａｌ、ａｌがフリップフロップ回路および出
力回路によって決まる時間遅れを有するから、第２図の
回路の出力ＣＥはＣＥが“１″となってからａｉ又はａ
ｉが１１ 、９４になるまでの間？＋ １１１となる信
号となる。
して、出力ａｌ、ａｌがフリップフロップ回路および出
力回路によって決まる時間遅れを有するから、第２図の
回路の出力ＣＥはＣＥが“１″となってからａｉ又はａ
ｉが１１ 、９４になるまでの間？＋ １１１となる信
号となる。
この信号ＣＥ’により駆動されるダイナミック型フリッ
プフロップ回路には、必要最小限の消費電流しか流れな
いようになり、回路の低消費電力化がなされるようにな
る。
プフロップ回路には、必要最小限の消費電流しか流れな
いようになり、回路の低消費電力化がなされるようにな
る。
ちなみにＭＩＳＦＥＴＱ２゜Ｑ３を信号ＣＥ’でなくチ
ップ選択信号ＣＥで駆動するとした場合のパルス幅が１
００〜１５０ｎｓであるから信号ＣＥ’を用いるときの
直流消費電流は半分以下となる。
ップ選択信号ＣＥで駆動するとした場合のパルス幅が１
００〜１５０ｎｓであるから信号ＣＥ’を用いるときの
直流消費電流は半分以下となる。
上記ダイナミック型フリップフロップ回路においてはそ
の負荷ＭＩＳＦＥＴＱ２．Ｑ３が信号ＣＥ’によって駆
動されるものであるため、入力端子ＡｉとＣＥ′端子間
には電流は流れない。
の負荷ＭＩＳＦＥＴＱ２．Ｑ３が信号ＣＥ’によって駆
動されるものであるため、入力端子ＡｉとＣＥ′端子間
には電流は流れない。
また、ＭＩＳＦＥＴＱ２．Ｑ３のドレインに固定電源電
圧ＶＤＤを供給するものであるため、入力端子Ａｉから
電源端子ＶＤＤへ逆流する電流は流れない。
圧ＶＤＤを供給するものであるため、入力端子Ａｉから
電源端子ＶＤＤへ逆流する電流は流れない。
さらに、上記ダイナミック駆動するための信号ＣＥ’は
負荷ＭＩ ５ＦＥＴ Ｑ２ 、Ｑ３のゲートに印加する
ものであるため、その電流容量を小さくすることができ
る。
負荷ＭＩ ５ＦＥＴ Ｑ２ 、Ｑ３のゲートに印加する
ものであるため、その電流容量を小さくすることができ
る。
出力回路は相補的にスイッチングするＭＩＳＦＥＴＱ６
．Ｑ７（Ｑ８．Ｑ９）によって出力信号ａｉ 、 ａｉ
を形成する構成のものであるため、それぞれの出力ａｉ
、 ａｉがフローティングとなることはない。
．Ｑ７（Ｑ８．Ｑ９）によって出力信号ａｉ 、 ａｉ
を形成する構成のものであるため、それぞれの出力ａｉ
、 ａｉがフローティングとなることはない。
チップ非選択時にはその時に１”となる信号ＣＥによっ
てＭＩ ５ＦＥＴ ＱＩＯ、Ｑｌｌがオンとされるため
、フリップフロップ回路の出力Ａ 、Ａは０”′に維持
される。
てＭＩ ５ＦＥＴ ＱＩＯ、Ｑｌｌがオンとされるため
、フリップフロップ回路の出力Ａ 、Ａは０”′に維持
される。
これによりフリップフロップ回路は、その動作前の初期
値が決定されることになり、入力信号Ａｉに応じて動作
するものとなる。
値が決定されることになり、入力信号Ａｉに応じて動作
するものとなる。
同様に、チップ非選択時においてＭＩＳＦＥＴＱ１２
、Ｑ１３もオンとされるため、出力回路の出力ａｉ 、
ａｉもＯ″に維持される。
、Ｑ１３もオンとされるため、出力回路の出力ａｉ 、
ａｉもＯ″に維持される。
出力ａｉ、ａｉが０”に維持されることによって、ＭＩ
ＳＦＥＴＱ７とＱ９の相互における正帰還動作が中止さ
れる。
ＳＦＥＴＱ７とＱ９の相互における正帰還動作が中止さ
れる。
そのため、再びチップ選択状態にされたときにおいて、
出力ａｌ、ａｌは比較的高速度をもって入力アドレス信
号Ａｉに対応されたレベルに変化される。
出力ａｌ、ａｌは比較的高速度をもって入力アドレス信
号Ａｉに対応されたレベルに変化される。
図示のアドレスバッファ回路は、それが１段目のフリッ
プフロップ回路と、このフリップフロップ回路の出力を
受けかつ実質的なフリップフロップ回路からなる出力回
路から構成されていることによって、入力アドレス信号
Ａｉに応答して適切なレベルとされしかも比較的高速度
の相補信号ａｉ 、 ａｉを形成する。
プフロップ回路と、このフリップフロップ回路の出力を
受けかつ実質的なフリップフロップ回路からなる出力回
路から構成されていることによって、入力アドレス信号
Ａｉに応答して適切なレベルとされしかも比較的高速度
の相補信号ａｉ 、 ａｉを形成する。
すなわち、アドレスバッファ回路における１段目のフリ
ップフロップ回路は、その一対の出力点と回路の接地点
との間に設けられたＭＩＳＦＥＴＱ４ 、Ｑ５と、これ
らのＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ４ 、Ｑ５のゲート・
ドレイン間を互いに交差接続させる正帰還路とを持つこ
とによって、入力アドレス信号Ａｉに応答して比較的高
速度であり、また次段の回路にとって適切なレベルにさ
れる相補信号Ａ、Ａを出力することが可能となる。
ップフロップ回路は、その一対の出力点と回路の接地点
との間に設けられたＭＩＳＦＥＴＱ４ 、Ｑ５と、これ
らのＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ４ 、Ｑ５のゲート・
ドレイン間を互いに交差接続させる正帰還路とを持つこ
とによって、入力アドレス信号Ａｉに応答して比較的高
速度であり、また次段の回路にとって適切なレベルにさ
れる相補信号Ａ、Ａを出力することが可能となる。
次段の回路、すなわち出力回路は、ＭＩＳＦＥＴＱ７
、Ｑ９とこれらのＭＩＳＦＥＴＱ７．Ｑ９を互いに交差
接続させる正帰還路を持つことによって、入力Ａ、Ａに
対して比較的高速度でありかつ適切なレベルにされる相
補信号ａｉ 、 ａｉを形成する。
、Ｑ９とこれらのＭＩＳＦＥＴＱ７．Ｑ９を互いに交差
接続させる正帰還路を持つことによって、入力Ａ、Ａに
対して比較的高速度でありかつ適切なレベルにされる相
補信号ａｉ 、 ａｉを形成する。
第１図のようにフリップフロップ回路と、その出力を受
けるフリップフロップ回路構成の出力回路は、また次の
ような特徴をもつ。
けるフリップフロップ回路構成の出力回路は、また次の
ような特徴をもつ。
すなわち、１段目のフリップフロップ回路が信号ＣＥ’
によって動作状態にされた直後においては、相補信号Ａ
とＡは良好なハイレベル又は良好なロウレベルにされて
いない。
によって動作状態にされた直後においては、相補信号Ａ
とＡは良好なハイレベル又は良好なロウレベルにされて
いない。
相補信号ＡとＡは、ＭＩＳＦＥＴＱ４．Ｑ５とそれに対
する正帰還経路からなる回路の動作に応じてその後それ
ぞれ適切なレベルにまで変化される。
する正帰還経路からなる回路の動作に応じてその後それ
ぞれ適切なレベルにまで変化される。
第１図の出力回路からＭＩＳＦＥＴＱ７及びＱ９が除去
されているとすると、すなわち第１図の出力回路が第４
図の従来の回路と同様な構成にされていると、出力信号
ａｉ 、 ａｉのうちのロウレベルにされるべき信号レ
ベルが、１段目のフリップフロップ回路の上記のよウナ
動作開始直後における良好でないレベルの信号Ａ又はＡ
によって、若干持ち上げられることになる。
されているとすると、すなわち第１図の出力回路が第４
図の従来の回路と同様な構成にされていると、出力信号
ａｉ 、 ａｉのうちのロウレベルにされるべき信号レ
ベルが、１段目のフリップフロップ回路の上記のよウナ
動作開始直後における良好でないレベルの信号Ａ又はＡ
によって、若干持ち上げられることになる。
すなわち、出力信号ａｉとａｉのうちのロウレベルにさ
れるべき信号レベルが充分なロウレベルにされなくなっ
てくる。
れるべき信号レベルが充分なロウレベルにされなくなっ
てくる。
これに対して、第１図に示されたようなＭＩＳＦＥＴＱ
７．Ｑ９を備えた出力回路においては、ＭＩＳＦＥＴＱ
７のゲートへの信号ａｉの帰還と、ＭＩＳＦＥＴＱ９の
ゲートへの信号ａｉの帰還とを含む回路の正帰還動作に
よって、信号ａｉとａｉのうちのロウレベルとされるべ
き信号は、良好なロウレベルにされる。
７．Ｑ９を備えた出力回路においては、ＭＩＳＦＥＴＱ
７のゲートへの信号ａｉの帰還と、ＭＩＳＦＥＴＱ９の
ゲートへの信号ａｉの帰還とを含む回路の正帰還動作に
よって、信号ａｉとａｉのうちのロウレベルとされるべ
き信号は、良好なロウレベルにされる。
これに応じて第１図の構成のアドレスバッファ回路は、
その出力を受けるデコーダ回路の確実な動作を可能とす
る。
その出力を受けるデコーダ回路の確実な動作を可能とす
る。
第１図のアドレスバッファ回路において、出力回路は、
Ｍ Ｉ Ｓ ＦＥＴ Ｑ６．Ｑ、８のゲートのみに信号
Ａ、Ａをそれぞれ受ける構成とされており、１段目のフ
リップフロップ回路に対して比較的軽い容量負荷しか構
成しない。
Ｍ Ｉ Ｓ ＦＥＴ Ｑ６．Ｑ、８のゲートのみに信号
Ａ、Ａをそれぞれ受ける構成とされており、１段目のフ
リップフロップ回路に対して比較的軽い容量負荷しか構
成しない。
従って、出力回路は、１段目フリップフロップ回路の出
力信号Ａ、Ａの高速度変化を可能とする。
力信号Ａ、Ａの高速度変化を可能とする。
図示の出力回路は、直列接続の負荷ＭＩＳＦＥＴ例えば
Ｑ６とそれに直列接続された駆動ＭＩＳＦＥＴ例えばＱ
７とが相補的に動作される構成とされているのでこの直
列接続のＭＩＳＦＥＴが共に定常的にオンにされること
が避けられ、低消費電力となる。
Ｑ６とそれに直列接続された駆動ＭＩＳＦＥＴ例えばＱ
７とが相補的に動作される構成とされているのでこの直
列接続のＭＩＳＦＥＴが共に定常的にオンにされること
が避けられ、低消費電力となる。
図示の出力回路は、また信号Ａ、Ａを負荷Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｑｓ 、Ｑ６によって受ける構成であるの
で、少ない回路素子数をもってそれぞれを構成すること
ができる。
Ｆ Ｅ Ｔ Ｑｓ 、Ｑ６によって受ける構成であるの
で、少ない回路素子数をもってそれぞれを構成すること
ができる。
以上の説明においてＭＩＳＦＥＴはｎチャンネルＭＩＳ
ＦＥＴを用いた場合を説明したが、これに限定されず、
ｐチャンネルＭＩＳＦＥＴを用いても同様に構成できる
。
ＦＥＴを用いた場合を説明したが、これに限定されず、
ｐチャンネルＭＩＳＦＥＴを用いても同様に構成できる
。
この場合、電源電圧の極性を逆にする必要がある。
また、フリップフロップ回路の負荷ＭＩＳＦＥＴＱ２
、Ｑ３はチップ選択信号ＣＥで駆動してもよい。
、Ｑ３はチップ選択信号ＣＥで駆動してもよい。
しかし、この場合は必要以上に直流電流を消費すること
に注意しなければならない。
に注意しなければならない。
第１図は本発明の一例を示すアドレスバッファ回路の回
路図、第２図は本発明に係るパルス形成回路の回路図、
第３図は第２図の回路の動作波形図、第４図は従来のア
ドレスバッファ回路の回路図である。 Ｑ、〜Ｑ１３−・−・−Ｍ Ｉ Ｓ ＦＥ Ｔ。
路図、第２図は本発明に係るパルス形成回路の回路図、
第３図は第２図の回路の動作波形図、第４図は従来のア
ドレスバッファ回路の回路図である。 Ｑ、〜Ｑ１３−・−・−Ｍ Ｉ Ｓ ＦＥ Ｔ。
Claims (1)
- 【特許請求の範囲】 １ 互いにゲート・ドレインが交差接続された第１、第
２Ｍｌ５ＦＥＴと、上記第ｌＭＩＳＦＥＴのドレインと
電源端子との間にドレイン・ソース通路が接続された第
３Ｍｌ５ＦＥＴと、上記第２Ｍｌ５ＦＥＴのドレインと
上記電源端子との間にドレイン・ソース通路が接続され
た第４Ｍｌ５ＦＥＴとそれぞれ上記第１．第２Ｍｌ５Ｆ
ＥＴに並列接続された第５．第６Ｍｌ５ＦＥＴとを備え
、上記第３゜第４Ｍｌ５ＦＥＴのゲートに互いに相補関
係にされたアドレス信号を供給するとともに上記第５．
第６Ｍｌ５ＦＥＴのゲートに動作制御信号を供給するよ
うにし、かつ上記第１．第２Ｍｌ５ＦＥＴのドレインか
ら相補信号を得るようにしてなることを特徴とするアド
レスバッファ回路。 ２ 互いにゲート・ドレインが交差接続された第１、第
２Ｍｌ５ＦＥＴと、上記第ｌＭＩＳＦＥＴのドレインと
電源端子との間にドレイン・ソース通路が接続された第
３Ｍｌ５ＦＥＴと、上記第２Ｍｌ５ＦＥＴのドレインと
上記電源端子との間にドレイン・ソース通路が接続され
た第４Ｍｌ５ＦＥＴと、それぞれ上記第１．第２Ｍｌ５
ＦＥＴに並列接続された第５．第６Ｍｌ５ＦＥＴと、ア
ドレス信号に対応した相補信号を出力するフリップフロ
ップ回路とを備え、上記第３．第４Ｍｌ５ＦＥＴのゲー
トに上記フリップフロップ回路の相補信号を供給すると
ともに上記第５．第６Ｍｌ５ＦＥＴのゲートに動作制御
信号を供給するようにし、かつ上記第１、第２Ｍｌ５Ｆ
ＥＴのドレインから相補信号を得るようにしてなること
を特徴とするアドレスバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137236A JPS5849952B2 (ja) | 1982-08-09 | 1982-08-09 | アドレスバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57137236A JPS5849952B2 (ja) | 1982-08-09 | 1982-08-09 | アドレスバツフア回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50066565A Division JPS51142925A (en) | 1975-06-04 | 1975-06-04 | Address buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5845690A JPS5845690A (ja) | 1983-03-16 |
| JPS5849952B2 true JPS5849952B2 (ja) | 1983-11-08 |
Family
ID=15193953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57137236A Expired JPS5849952B2 (ja) | 1982-08-09 | 1982-08-09 | アドレスバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5849952B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53116969U (ja) * | 1978-02-14 | 1978-09-18 |
-
1982
- 1982-08-09 JP JP57137236A patent/JPS5849952B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5845690A (ja) | 1983-03-16 |
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