JPS5857782B2 - シンドロ−ム発生回路 - Google Patents
シンドロ−ム発生回路Info
- Publication number
- JPS5857782B2 JPS5857782B2 JP53052133A JP5213378A JPS5857782B2 JP S5857782 B2 JPS5857782 B2 JP S5857782B2 JP 53052133 A JP53052133 A JP 53052133A JP 5213378 A JP5213378 A JP 5213378A JP S5857782 B2 JPS5857782 B2 JP S5857782B2
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- JP
- Japan
- Prior art keywords
- code
- error correction
- information
- syndrome
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は誤り訂正符号を用いた情報処理装置のシンドロ
ーム発生回路に関する。
ーム発生回路に関する。
情報処理装置に対する高は硅化の要求がますます高まっ
ているが、それとともにこれらの装置に対する高信頼は
への要求に応えるための一手法として、誤り訂正符号が
有効ごあることは従来からよく知られている。
ているが、それとともにこれらの装置に対する高信頼は
への要求に応えるための一手法として、誤り訂正符号が
有効ごあることは従来からよく知られている。
従来の装置においては、与えられた２値情報符号および
その誤り訂正符号からのシンドロームの発生は、多数の
論理用集積回路を相互接続した構成を用いることにより
行なっている。
その誤り訂正符号からのシンドロームの発生は、多数の
論理用集積回路を相互接続した構成を用いることにより
行なっている。
一方、近年集積回路技術の急速な発達に伴い、シンドロ
ーム発生に用いられる論理回路が１個または数個の大規
模集積回路を相互接続することにより構成できるように
なったが、従来の論理構成を１個または数個の大規模集
積回路に適用すると通常従来の論理構成はハードウェア
量を少なくするように構成されているため多様な要求に
対する汎用比がなくまた入出力端子数が増加するという
欠点がある。
ーム発生に用いられる論理回路が１個または数個の大規
模集積回路を相互接続することにより構成できるように
なったが、従来の論理構成を１個または数個の大規模集
積回路に適用すると通常従来の論理構成はハードウェア
量を少なくするように構成されているため多様な要求に
対する汎用比がなくまた入出力端子数が増加するという
欠点がある。
本発明の目的は異なる幅の情報符号および誤り訂正符号
からシンドロームを発生するための集積化されたシンド
ローム発生回路を提供することにある。
からシンドロームを発生するための集積化されたシンド
ローム発生回路を提供することにある。
本発明の他の目的は誤り訂正符号入力とシンドローム発
生用の他の論理ブロックからの符号入力とを共通の入力
端子へ入力することができるようにして入力端子を減少
させ汎用はのあるジンドロ−ム発生回路を提供すること
にある。
生用の他の論理ブロックからの符号入力とを共通の入力
端子へ入力することができるようにして入力端子を減少
させ汎用はのあるジンドロ−ム発生回路を提供すること
にある。
本発明の回路は、情報符号を与える情報入力端子と、
第１の誤り訂正符号を与える第１の符号入力端子と、
前記情報端子からの情報符号と、前記第１の誤り訂正符
号入力端子からの第１の誤り訂正符号とに基づいて排他
的論理和演算する演算手段と、この演算手段からの演算
結果を出力する出力端子と、 外部から与えられる排他的論理和演算結果と第２の誤り
訂正符号とのどちらか一方を入力する第２の符号入力端
子とを含み、 前記情報符号のビット数が前記情報入力端子数と等しい
か小さい時には第２の誤り訂正符号を前記演算手段に与
え、大きい時には前記外部から与えられる排他的論理和
結果とともに情報符号の残りのビットと第２の誤り訂正
符号とを前記演算手段に与えシンドロームを発生するよ
うにしたことを特徴とする。
号入力端子からの第１の誤り訂正符号とに基づいて排他
的論理和演算する演算手段と、この演算手段からの演算
結果を出力する出力端子と、 外部から与えられる排他的論理和演算結果と第２の誤り
訂正符号とのどちらか一方を入力する第２の符号入力端
子とを含み、 前記情報符号のビット数が前記情報入力端子数と等しい
か小さい時には第２の誤り訂正符号を前記演算手段に与
え、大きい時には前記外部から与えられる排他的論理和
結果とともに情報符号の残りのビットと第２の誤り訂正
符号とを前記演算手段に与えシンドロームを発生するよ
うにしたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の第１の実施例を示す図である。
本発明の回路は入力端子４から符号Ｐ。
およびＰｌを入力し、切替信号６に与えて符号Ｐ。
およびＰｌ を信号線９または１０へ出力する切替回路
１と情報符号ｄ。
１と情報符号ｄ。
、ｄｌ、ｄ２およびｄ３を入力端子３から、誤り訂正符
号Ｃ６およびＣ１を入力端子５から、さらに符号Ｐ。
号Ｃ６およびＣ１を入力端子５から、さらに符号Ｐ。
およびＰｌ を信号線９または１０から入力し、出力端
子７からシンドロームＳ。
子７からシンドロームＳ。
およびＳｌ を出力端子８からシンドロームＳ２および
Ｓ３を出力するシンドローム発生回路２からなる基本回
路１１からなり、これらの入出力符号の関係は以下に示
す式（１−１）〜（１−４） 、 （２−１）〜（２−
４）のようになる。
Ｓ３を出力するシンドローム発生回路２からなる基本回
路１１からなり、これらの入出力符号の関係は以下に示
す式（１−１）〜（１−４） 、 （２−１）〜（２−
４）のようになる。
すなわち、切替信号が第１の状態にある場合には、
第１表は情報符号り。
、Ｄｌ、Ｄ２およびＤ３誤り訂正符号Ｃ６，Ｃ，、Ｃ２
およびＣ３とシンドロームＳ。
およびＣ３とシンドロームＳ。
、Ｓ、、Ｓ２およびＳ３との関係を示すパリティ発生マ
トリックスで１ビツトの誤り訂正が可能である。
トリックスで１ビツトの誤り訂正が可能である。
なお、情報符号Ｄ１０−Ｄ’３＋誤り訂正符号Ｃ′。
およびＣ１０と情報符号Ｄ′４〜Ｄ′７情報符号Ｃ％山
よびＣ’ との間で完全巡回性がある。
よびＣ’ との間で完全巡回性がある。
第１図の回路を単一構成で独立に使用する実施例を次に
示す。
示す。
情報符号（Ｄｏ、Ｄｌ、Ｄ２およびＤ３）が入力端子３
を介して、また誤り訂正符号Ｃ２およびＣ３が入力端子
４．切替回路１および信号線１０を介して排他的論理和
がとられ、その排他的論理和結果と入力端子５を介して
与えられる誤り訂正符号Ｃ６およびＣ１とが排他的論理
和演算され、その結果、出力端子７からシンドローム信
号Ｓ。
を介して、また誤り訂正符号Ｃ２およびＣ３が入力端子
４．切替回路１および信号線１０を介して排他的論理和
がとられ、その排他的論理和結果と入力端子５を介して
与えられる誤り訂正符号Ｃ６およびＣ１とが排他的論理
和演算され、その結果、出力端子７からシンドローム信
号Ｓ。
およびＳｌが出力され、出力端子８からシンドロームＳ
２およびＳ３が出力される。
２およびＳ３が出力される。
この演算は式（３−１）〜（３−４）に示されとなり、
第１表のパリティ発生マトリックスのシンドロームＳ。
第１表のパリティ発生マトリックスのシンドロームＳ。
、Ｓｌ、Ｓ２およびＳ３ と一致する。
次に第２表を参照すると、第２表は情報符号Ｄ１０〜Ｄ
′７および誤り訂正符号Ｃ′０〜Ｃ／、とシンドローム
Ｓ′Ｏ−８′３ との関係を示すパリティ発生マトリ
ックスで第１表同様に１ビツトの誤り訂正が可能である
。
′７および誤り訂正符号Ｃ′０〜Ｃ／、とシンドローム
Ｓ′Ｏ−８′３ との関係を示すパリティ発生マトリ
ックスで第１表同様に１ビツトの誤り訂正が可能である
。
また、第２図を参照すると第２図は第１図の回路におい
て切替端子６に第２の状態になるように切替信号を与え
たものを２個用いていたものである。
て切替端子６に第２の状態になるように切替信号を与え
たものを２個用いていたものである。
第２表に示す情報符号Ｄ′６．Ｄ１．Ｄ′２およびｆｊ
３が入力端子３′を介し、誤り訂正符号Ｃ′ＯおよびＣ
１０を介でシンドローム発生回路２′に与えられ、排他
的論理和演算がなされ、演算結果は接続線１２を介して
入力端子４′に与えられる。
３が入力端子３′を介し、誤り訂正符号Ｃ′ＯおよびＣ
１０を介でシンドローム発生回路２′に与えられ、排他
的論理和演算がなされ、演算結果は接続線１２を介して
入力端子４′に与えられる。
これととモニ情報符号り／ｌ、Ｄ′５．Ｄ′６オヨヒｖ
７カ入力端子３′を介し、誤り訂正符号Ｃ′２ および
Ｃ１０が入力端子５〃を介してシンドローム発生回路２
〃に与えられる。
７カ入力端子３′を介し、誤り訂正符号Ｃ′２ および
Ｃ１０が入力端子５〃を介してシンドローム発生回路２
〃に与えられる。
この結果、シンドロームが出力端子７〃に出力される。
なお、この情報符号Ｄ′Ｏ，Ｄ’１゜偽およびＤ′３と
情報符号Ｄ′ｌ、Ｄ′５．Ｄ５およびＤ′７ とが入力
端子３′と３／／ とに与えられ、同様に誤り訂正符
号Ｃ′ｏ およびＣ１０と誤り訂正符号Ｃ′２およびＣ
１０とが与えられていたが、この関係は逆になってもよ
い。
情報符号Ｄ′ｌ、Ｄ′５．Ｄ５およびＤ′７ とが入力
端子３′と３／／ とに与えられ、同様に誤り訂正符
号Ｃ′ｏ およびＣ１０と誤り訂正符号Ｃ′２およびＣ
１０とが与えられていたが、この関係は逆になってもよ
い。
この場合の排他的論理和結果は接続線１３を介して伝搬
される。
される。
この関係は以下の式に表わされる。
以上示したように、第１図に示した基本回路１１は第１
の状態および第２の状態において、それぞれ情報符号り
。
の状態および第２の状態において、それぞれ情報符号り
。
−Ｄ３ と誤り訂正符号Ｃ６〜Ｃ３のシンドローム発生
に使用できる。
に使用できる。
なお、本発明の詳細な説明したシンドローム発生回路は
、十分に拡張性のあるもので、シンドローム生成用符号
と誤り訂正符号の入力端子を共用にしたシンドローム発
生用回路を使用情報幅に応じてこのシンドローム発生用
回路を１個または数個使用して、このシンドローム発生
用回路ヲ複数個使用する場合には、相互回路間で相互接
続するとともに、シンドローム生成用符号と誤り訂正符
号との使用方法を切替えて、所要のシンドローム符号を
発生することができる。
、十分に拡張性のあるもので、シンドローム生成用符号
と誤り訂正符号の入力端子を共用にしたシンドローム発
生用回路を使用情報幅に応じてこのシンドローム発生用
回路を１個または数個使用して、このシンドローム発生
用回路ヲ複数個使用する場合には、相互回路間で相互接
続するとともに、シンドローム生成用符号と誤り訂正符
号との使用方法を切替えて、所要のシンドローム符号を
発生することができる。
本発明は、異なる幅の情報符号およびその誤り訂正符号
からシンドローム符号を発生するための単一の論理回路
を１個または数個用いることができ論理ブロック毎に入
力される誤り訂正符号およびシンドローム生成用符号を
共通化して情報幅に応じてこれらの入力端子の使用方法
を変えることにより入力端子を減らし集積回路に適した
回路を横取できるという効果がある。
からシンドローム符号を発生するための単一の論理回路
を１個または数個用いることができ論理ブロック毎に入
力される誤り訂正符号およびシンドローム生成用符号を
共通化して情報幅に応じてこれらの入力端子の使用方法
を変えることにより入力端子を減らし集積回路に適した
回路を横取できるという効果がある。
第１図は本発明の第１の実施例を示す回路および第２図
は本発明の第２の実施例を示す図である。 第１図から第２図において％ １ ｔ １’＋ １／／
・・・・・・切替回路、２ 、２’、 ２／／・・・・
・・シンドローム発生回路、３．３’、３／／・・・・
・・入力端子・４・４′・４“°°゛・・・入力端子、
５ 、５’、 ５／／ ・・・・・・入力端子、６．６
’。 ６ｔｔ 、、、、、、切替信号ｂ ７ ＋ ７’ ｊ
７〃 ・・・・・・出力端子、８．８’、８／／・・・
・・・出力端子、９．９’、９／／・・・・・・信号線
、１０．１０’、１０／／ ・・・・・・信号線、１２
゜１３・・・・・・信号線。
は本発明の第２の実施例を示す図である。 第１図から第２図において％ １ ｔ １’＋ １／／
・・・・・・切替回路、２ 、２’、 ２／／・・・・
・・シンドローム発生回路、３．３’、３／／・・・・
・・入力端子・４・４′・４“°°゛・・・入力端子、
５ 、５’、 ５／／ ・・・・・・入力端子、６．６
’。 ６ｔｔ 、、、、、、切替信号ｂ ７ ＋ ７’ ｊ
７〃 ・・・・・・出力端子、８．８’、８／／・・・
・・・出力端子、９．９’、９／／・・・・・・信号線
、１０．１０’、１０／／ ・・・・・・信号線、１２
゜１３・・・・・・信号線。
Claims (1)
- 【特許請求の範囲】 １ 情報符号を人力する情報入力端子と、第１の誤り訂
正符号を与える第１の符号入力端子と、 前記情報符号と前記第１の誤り訂正符号とに基づいて排
他的論理和演算する演算手段と、この演算手段からの演
算結果を出力する出力端子と、 外部から与えられる排他的論理和演算結果と第２の誤り
訂正符号とのどちらか一方を入力する第２の符号入力端
子とを含み、 前記情報符号のビット数が前記情報入力端子数と等しい
か小さいときには前記第２の誤り訂正符号を前記演算手
段に与え前記情報符号のビット数が前記情報入力端子数
より太きいときには前記外部から与えられる排他的論理
和結果とともに前記情報符号の残りのビットと前記第２
の誤り訂正符号とを前記演算手段に与えシンドロームを
発生するようにしたことを特徴とするシンドローム発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53052133A JPS5857782B2 (ja) | 1978-04-27 | 1978-04-27 | シンドロ−ム発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53052133A JPS5857782B2 (ja) | 1978-04-27 | 1978-04-27 | シンドロ−ム発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142955A JPS54142955A (en) | 1979-11-07 |
| JPS5857782B2 true JPS5857782B2 (ja) | 1983-12-21 |
Family
ID=12906361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53052133A Expired JPS5857782B2 (ja) | 1978-04-27 | 1978-04-27 | シンドロ−ム発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857782B2 (ja) |
-
1978
- 1978-04-27 JP JP53052133A patent/JPS5857782B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142955A (en) | 1979-11-07 |
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