JPS5857913B2 - 電界効果形トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は電界効果形トランジスタの製造方法に関する
ものである。

電界効果形トランジスタはその入力インピーダンスが高
く電子管に対応した半導体素子として注目されるもので
ある。

また静電誘導形トランジスタもこれらの特性を具備して
いる。

上記したトランジスタに更に望まれる特性はより良好な
高周波特性ということであり種々検討がなされている。

以下基本的な従来の電界効果形トランジスタについて述
べる。

第１図は従来の静電誘導形トランジスタの部分断面図で
ある。

図において１はＮ形像比抵抗半導体層からなるドレイン
領域、２はドレイン領域１の上に設けられたＮ形高比抵
抗半導体層、３はＮ形高比抵抗半導体層２内に拡散によ
って形成したＮ形像比抵抗半導体のソース領域、４は同
じく拡散で形成したＰ形半導体のゲート領域、５はドレ
イン電極、６はソース電極、７はゲート電極、８はＮ形
高比抵抗半導体層２、ソース領域３およびゲート領域４
の各表面ならびに接合を保護する絶縁膜である。

上に述べた電界効果形トランジスタは半導体を８１とし
た場合法のような工程で作られる。

まずドレイン領域１となるＮ形像比抵抗半導体層（不細
物濃度で１０１８ｃｒｒＬ−３程度以上）の上にＮ形高
比抵抗半導体層２（不純物濃度で１０１５ｃＩｒＬ−３
程度以下）をエビクキシャル成長させる。

次いでこのＮ形高比抵抗半導体層２上に熱酸化等により
５Ｉ０２絶縁膜８を形成する。

この絶縁膜８をフォトエツチングで所定形状に穿孔し、
ここにＮ形ならびにＰ形不純物を選択拡散しソース領域
３とゲート領域４を形成する。

この後選択拡散時に生じた酸化膜を除去し電極形成のた
めのコンタクト孔をつくる。

次にソース領域３ゲート領域４およびそれらの部分以外
の所にある絶縁膜８及びドレイン領域１上全面に渡り電
極金属層を蒸着で形成する。

このソース領域３及びゲート領域４側の面の電極金属層
をフォトエツチングしてそれぞれソース電極６、ゲート
電極７を形成し第１図に示す電界効果形トランジスタが
出来上る。

この従来の電界効果形トランジスタの問題点を以下に詳
述する。

第２図はこの電界効果形トランジスタにおいてソースと
ドレインの電位を一定にしゲートにさらに低電位を与え
たときの電気力線の分布を示したものである。

Ｎ形高比抵抗半導体層２内では矢印で示すようにゲート
電位によりドレイン領域１およびソース領域３からゲー
ト領域４に向う電気力線が生じる。

この内ドレイン電流に関係し得るものはソース領域３か
ら垂直にドレイン領域１に至る経路に沿うほぼソース領
域３の幅程度の領域内にある電気力線束１１および１２
で示すものである。

電気力線束９および１０はドレイン電流の制御には直接
関与しない成分て、前者はゲート領域４とドレイン領域
１間の寄生容量を、後者はソース領域３とゲート領域４
間の寄生容量のもとになるものである。

これらの寄生容量が小さいほどこの電界効果トランジス
タの高周波特性は良くなり、全電気力線のうち電気力線
束１１及び１２て示す有効成分の割合が大きい程トラン
ジスタの相互コンダクタンス（ドレイン電流／ゲート電
位）が大きくなる。

従来の電界効果形トランジスタではソースとゲートが同
一平面上にあってその間を比誘電率の大きい半導体で埋
めつくしたｌとなっているためソース・ゲート間の寄生
容量が大きくなり高周波特性を阻害する。

また従来の電界効果形トランジスタの製造工程において
はソース領域３に対するゲート領域４の位置合せ、ソー
ス領域３及びゲート領域４へのコンタクト孔形成時の位
置合せ及びコンタクト孔へのソース電極６とゲート電極
７形成時の位置合せが必要である。

この位置合せにはマスク合せ精度や、フォトエツチング
加工精度に起因する限界が有るので位置合せの都度寸法
上の余裕をもたせなければならない。

従来の製造方法では上に述べたように３回に渉る位置合
せが必要で、ソース領域３、ゲート領域４、ソース電極
６ならびにゲート電極７の幅やその間隔を小さくするこ
とが困難であった。

ゲート領域４の幅を小さくできないことはゲート・ドレ
イン間の寄生容量が小さくならないことを意味するわけ
である。

以上述べた理由により従来の電界効果形トランジスタに
おいてはその高周波特性や相互コンダクタンスを優れた
ものにすることができなかった。

この発明は、上記従来の電界効果形トランジスタの欠点
が製造技術上の制約に由来していることを考慮して、こ
の製造技術上の制約を緩和し高周波特性と相互コンダク
タンスの優れた電界効果形トランジスタを得ることを目
的とするものである。

以下この発明の一実施例につき説明する。

第３図はこの発明によるＳｉを用いた電界効果形トラン
ジスタの製造工程を説明するため製造工程中の一時点で
の半導体基体の断面図を示したものである。

図に示すようにＮ形像比抵抗ドレイン領域１（不純物濃
度で１０１８ｃｒＩｌ−３程度以上）上に設けられたＮ
形高比抵抗半導体層２（不純物濃度１０１５ｃｍ−３程
度以下）に従来の電界効果形トランジスタの場合と同じ
くＮ形ソース領域３およびＰ形ゲート領域４を選択拡散
する。

拡散の深さはソース領域３とゲート領域４を同じかある
いはゲート領域４をよく深くする。

このとき図に示すようにソース領域３とゲート領域４が
２０の如く離れていても、２１の如く重っていてもこの
発明においては後に述べるようにこの２０．２１の部分
をエツチングで除去するので支障はない。

すなわち、この発明においてはソース領域３とゲート領
域４の位置合せは少々粗くても良い。

この際、ソース・ゲート側ならびにドレイン側双方の半
導体表面にソース電極、ゲート電極およびドレイン電極
となりかつエツチング時のマスクとなるＡ７あるいはＡ
ｕを含む金属層を蒸着する。

次に第４図に示すようにソース領域３上のソース電極６
、ゲート領域４上のゲート電極７およびドレイン電極５
を残し不要な金属層をフォトエツチングにより取除く。

次にこれらの電極金属と半導体とのなじみを良くするた
め、３００〜４５０°Ｃ程度のシンターを行なう。

続いてこのソース電極６とゲート電極７をマスクとしＳ
ｉ半導体を硝酸、弗化水素酸、酢酸（容積比６：ｌ：２
）混合族によりエツチングする。

このエツチング液によればＳｉの被エツチング速度を１
とするとＡｌではｌ／１０．Ａｕはほぼ零であるのでこ
れらの金属は十分なマスク作用をする。

エツチングは深さ方向のみならず横方向にも進行するの
で、第４図に示すように各電極直下部分の半導体領域が
残り自動的に位置合せされた状態が得られる。

深さ方向のエツチングはソース領域３の拡散深さと同等
あるいはそれ以上とする。

最後に低温ＣＶＤ法（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤ
ｅｐｏｓ ｉ ｔ ｉ ｏｎ ）等を用いてソース・ゲ
ート側の半導体上ならひに各電極上をガラス質の絶縁膜
８で被覆し表面保護を行なう。

この発明の製造方法によるとソース領域３やゲート領域
４の巾はソース電極６やゲート電極７の幅より小さくで
き、電極の幅は位置合せのため寸法上の裕度を必要とし
ないので１μｍ以下にすることも困難ではない（・ケー
ト領域４の幅を極めて小さくできるのでゲート・ドレイ
ン間の寄生容量は小さくなる。

また位置合せの回数が少すくすり、精度も粗くて良いと
いう簡略な製造方法である。

第５図は従来の電界効果形トランジスタの説明をした第
２図に対比させてこの発明により製造した電界効果形ト
ランジスタの電気力線の分布を示したものである。

ソース領域３とゲート領域４の間は誘電率の小さなガラ
ス質が充たされているためこの間の電気力線は従来のも
のに比べ極端に少なくなり、電気力線は半導体中で多く
なリドレイン電源制御に有効な電気力線束１１の割合が
増大する。

すなわち相互コンダクタンスが大きいものとなる。

第６図はこの発明の他の実施例により製造した電界効果
形トランジスタを示したもので、ゲート領域４の拡散深
さをソース領域の拡散深さより深くしたものである。

こうすることによりソース・ゲート間にかかる逆電圧に
よる電界が、ゲート領域のメサ底面の角の部分に加わら
ないためソース・ゲート間の耐圧が高められる利点が生
じる。

以上の説明はＮ形半導体を基にしたものについて説明し
たが、Ｐ形半導体によるものでも良いことはいうまでも
ない。

また静電誘導形トランジスタを例にとり述べたが、電界
効果形トランジスタにも適用でき潰れた高周波特性が得
られることは論をもたない。

以上詳述した如くこの発明によればゲート領域およびソ
ース領域の巾を小さく、マたその間の電気力線束を少な
くすることができるので、寄生容量が・」・さくなり良
好な高周波特性が得られると共に相互コンダクタンスの
優れたものとすることができる。

また従来のものに比べ位置合せが粗くて良いほか位置合
せの回数が少ないなど簡単な方法にもかかわらず、金属
電極をマスクとした選択エッチで上記性能の（憂れた電
界効果形トランジスタを得ることができるものである。

【図面の簡単な説明】

第１図は従来の静電誘導形トランジスタの断面構造図、
第２図は第１図に示すトランジスタ内部の電気力線の分
布を示す図、第３図はこの発明のトランジスタの製造工
程中の一時点における半導体基体の断面構造図、第４図
はこの発明の一実施例により製造した静電誘導形トラン
ジスタを示す断面構造図、第５図は第４図に示すトラン
ジスタ内部の電気力線の分布を示す図、第６図はこの発
明の他の実施例により製造した静電誘導形トランジスタ
を示す断面構造図である。 図において１はドレイン領域、２は高比抵抗半導体層、
３はソース領域、４はゲート領域、６はソース領域上の
金属層、７はゲート領域上の金属層、８は絶縁膜である
。

Claims (1)

1. 【特許請求の範囲】 １ 所定導電形を有する半導体層の一つの主表面に上記
   半導体層と同一導電形を有するソース領域及び上記ソー
   ス領域と反対導電形を有するゲート領域をそれぞれ選択
   的に拡散する工程、上記半導体層の他の主表面に上記半
   導体層と同一導電形を有するドレイン領域を形成する工
   程、上記ゲート領域及び上記ソース領域の各々の領域上
   に所定パターンの金属層を形成する工程、上記所定パタ
   ーンの金属層をマスクとし上記ソース領域ｆ、ｆらびに
   ゲート領域側から上記半導体層を少なくとも上記ソース
   領域の拡散深さまで選択的にエツチングする工程を含む
   電界効果形トランジスタの製造方法。 ２ ゲート領域り拡散深さをソース領域の拡散深さと同
   −又はそれより深くしたことを特徴とする特許請求の範
   囲第１項記載の電界効果形トランジスタの製造方法。 ３ 所定形状の金属層はＡＡ蒸着層又はＡｕ蒸着層を含
   んでなる金属層であることを特徴とする特許請求の範囲
   第１項記載の電界効果形トランジスタの製造方法。