JPS588080B2 - エラ−チエツク方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算組織における記憶装置におけるエラ
ーチェック方式に関し、特に記憶装置内で競合する信号
系のチェック方式に関する。

記憶装置内で、記憶素子を記憶情報の読み出しまたは書
き込み、あるいは記憶情報のリフレッシュの動作を行な
わせる場合、一般に記憶素子に数種のタイミングが必要
であり、一方記憶素子の各動作において共通のタイミン
グがある。

従来この様な場合のチェックとして、読み出し要求、書
き込み要求、リフレッシュ要求の選択または優先順位決
定回路が正しく動作するか、お互いの信号間でチェック
するか、記憶素子の各タイミング間のチェックをすると
いう各回路においてチェックするか、または一方の回路
だけチェックする様な場合、チェックする信号が多いと
回路が繁雑になったり、また前回路で引き起こされた誤
動作が後続の回路でチェックできない欠点がある。

本発明は、前述のごとく、記憶装置内で記憶素子を、記
憶情報の読み出し、または書き込み、あるいは記憶情報
のリフレッシュの動作を行なわせる場合、一般に記憶素
子に数種のタイミングが必要であり、一方各動作におい
て、共通のタイミングがある。

それらのタイミングは、まず各動作要求のうちから選択
された１つの要求から記憶素子を動作させる１つの基本
信号とし、その信号から記憶素子に必要な数種のタイミ
ングを発生し、各要求に合う動作をさせている。

この過程で、各動作要求を選択した場合、その選択が正
しく行なわれないと、記憶素子の誤動作へとつながり、
記憶情報の破壊、もしくは記憶情報の誤りへとつながる
。

その様なことを無くすために、本発明では、選択され選
ばれた信号から記憶素子に必要なタイミングを発生させ
る１信号線において、あらかじめ定められた時間の定め
られた時間巾をもつ信号であるか、そして定められた信
号以外の信号がないことをチェックすることで、選択ま
たは優先順位決定という前回路のチェックと後にこの信
号より造られる数種のタイミングの保障ができるように
している。

記憶情報の読み出し、または書き込み、あるいは記憶情
報保持のために必要な一定時間ごとのリフレッシュ各動
作において、一般に数種のタイミングが必要であり、ま
た各動作において共通のタイミングもあるような記憶素
子を用いた場合、記憶装置内でリフレッシュ要求を発生
する方法をとった記憶装置とＣＰＵを結合した場合に、
ＣＰＵからの記憶装置への記憶情報の読み出し、あるい
は書き込み要求と、リフレッシュ要求とが互いに独立の
関係の時、記憶装置内で競合が生ずる。

この競合する要求をあらかじめ定められた優先順位によ
って、一つの要求を選択し、その要求に依って記憶素子
を動作させる時、正しく選択回路が動作して、一つの要
求信号通り記憶素子にタイミングを発生するかのチェッ
クは本発明では、次のようになされる。

即ち、選択回路後、記憶素子のタイミングを発生させる
１信号線において、あらかじめ定められた時間の定めら
れた時間巾をもつ信号であるか、そして定められた信号
以外の信号がないことをチェックする。

これにより、前段の回路のチェックとそれに続く後段の
回路に対する保障がなされるので、各回路において多数
の信号間をチェックするという従来方式に比べ、回路の
繁雑さがなくなる。

また、本発明によれば前段の回路の誤動作に依っては、
後段の回路でチェックできない場合等もなくなる。

次に図面を用いて、本発明を詳細に説明する。

第１図は記憶装置の概略図である。

図において、ＣＰＵは中央処理装置、Ｍは記憶装置、Ｒ
ＥＧはレジスタ、ＰＲＩは優先決定回路、ＭＥＭはリフ
レッシュを要する半導体メモリ、Ｔはリフレッシュ要求
信号を発生する回路、ＤＥＴはエラー検出装置である。

半導体メモリＭＥＭに対する要求は、レジスタＲＥＧに
受付けられ、そして該受付けられた要求の中の１つが優
先決定回路ＰＲＩにより選ばれる。

選ばれた結果の信号が半導体メモリＭＥＭに供給される
が、この信号をエラー検出装置ＤＥＴがチェックするこ
とになる。

この優先決定回路ＰＲＩが正しく動作しない時、即ち、
所定タイミングで所定巾の信号が半導体メモリＭＥＭに
与えられない。

この様な時には、半導体メモリを動作させるための種々
のタイミング信号が正しく発生されず、半導体メモリを
正しく動作させることはできない。

この様な事態を避けるために、本発明では優先決定回路
ＰＲＩの出力信号のエラー検出をするようにしている。

第２図は本発明のエラー検出装置であり、第３図は第２
図の各部のタイムチャートである。

回路構成を示す第２図と、タイムチャートを示す第３図
を参照すると、本発明の実施例は、■信号線（例えば第
１図における優先決定回路の出力信号線）に定められた
時間に、定められた時間巾をもつ１信号だけであるかを
チェックする。

図において、０〜１０はクロツク信号であり、半導体メ
モリへの要求信号１１から所定時間遅れた所定巾の信号
をチェックする時には、要求信号１１を論理回路３０，
３１，３２，３３及びデイレーライン５０によって微分
し、実行サイクル１２の時間を定めるＦＦ５４のセット
入力信号とチェックされる１信号１３，１４のチェック
すべき時間を作るデイレーライン５１の入力信号を作る
。

尚、説明上、信号１３は所定タイミングの所定巾のパル
スであることをチェックされる信号であり、信号１４は
同じ実行サイクル中に現れた誤りのパルスである。

このデイレーライン５１は、チェックすべき時間のスト
ローブパルス１５，１６，１７，１８及び１９，２０を
作り出す。

今、チェックされる信号が１３とすると、まずパルス１
５が発生され、これによって定められる時間より信号１
３が速い場合、パルス１５と論理積３５が取れエラーと
してＦＦ５Ｑのセットパルスとなり、エラー信号２１が
発生する。

次にパルス１６によって定められた時間に信号１３が来
ていない場合、パルス１６と論理積３７がとれエラーと
されＦＦ６１のセットパルスとなり、エラー信号２２が
発生する。

更にパルス１７によって定められた時間まで信号が出て
いないとパルス１７と論理積３９がとれエラーとなりＦ
Ｆ６２のセットパルスとなりエラー信号２３が発生する
。

最後にパルス１８により定められた時間以降も信号が出
ていると、パルス１８と論理積４０がとれエラーとなり
ＦＦ６３のセットパルスとなりエラー信号２４が発生す
る。

一方、被チェック信号１３と実行サイクル１２との論理
積４２をとり、そのパルスによりまずＦＦ６５のセット
パルスとし、かつ次段のＤタイプＦＦ５５のクロツクと
する。

またＦＦ５５の出力を次段のＤタイプＦＦ６６のデータ
とすることにより、同じ実行サイクル１２中に再び、被
チェック信号１４と実行サイクル１２との論理積４２が
とれた時、ＦＦ５５の出力と前段のＦＦ６５の論理積４
４がとれエラー信号２５が発生する。

以上のエラー信号２１，２２，２３，２４，２５の論理
和４５をとりエラーとすべき時のタイミング１９と論理
積４６をとりエラー信号２６を発生する。

以上の方法でチェックされる信号が定められた時間から
定められた時間まで発生していて、唯一つ発生したかど
うかチェックできる。

一方、これらのＦＦ６０〜６６はエラー発生でリセット
信号２０との論理積４８がとれず、内容は保持される。

エラーのない状態ではリセット２０により、又エラーの
発生した時は外部からのＲｅ Ｓ ｅ ｔによりリセッ
トされる。

本発明は以上説明したように、優先順位をとって記憶装
置に要求を出すという多信号から１信号を選択して、１
信号により記憶装置全体にわたる信号を作るという場合
、選択回路の保障が重要で、その選択された信号の発生
すべき時間と時間巾及び、その発生回数をチェックする
構成をとることで、前回路の厳しいチェックと後続の回
路の保障となる効果がある。

【図面の簡単な説明】

第１図は記憶装置の概略図、第２図は本発明の実施例、
第３図は第２図における信号のタイムチャートを示す。 図において、ＭＥＭは半導体メモリ、ＤＥＴはエラー検
出装置、Ｔはリフレッシュ要求信号発生回路、ＲＥＧは
受付け１／ジスタ、ＣＰＵは中央処理装置、１３は被チ
ェック信号、１４は定められた以外の信号、５１はチェ
ックのためのタイミング信号１５〜１９を発生するデイ
レーラインである。

Claims (1)

【特許請求の範囲】
1. １ 内部から発生されるリフレッシュ要求信号と中央処
   理装置からの読出しまたは書込み要求信号とのうちのい
   ずれか１つをあらかじめ定められた順序で選択し、該選
   択した要求信号にもとづいて記憶素子を動作させるため
   のメモリ動作用タイミング信号を発生させる記憶装置に
   おいて、上記選択した要求信号をもとに、当該要求信号
   より一定時間だけ遅延された第１のタイミング信号と、
   該第１のタイミング信号よりさらに遅延されかつ該第１
   のタイミング信号と重なり合わない第２のタイミング信
   号と、該第２のタイミング信号よりさらに遅延された第
   ３のタイミング信号と、該第３のタイミング信号よりさ
   らに遅延されかつ該第３のタイミング信号と重なり合わ
   ない第４のタイミング信号とを生成する手段と、上記メ
   モリ動作用タイミング信号と上記第１のタイミング信号
   との論理条件信号を保持する第１のフリツプフロツプと
   、上記メモリ動作用タイミング信号と上記第２のタイミ
   ング信号との論理条件信号を保持する第２のフリツプフ
   ロツプと、上記メモリ動作用タイミング信号と上記第３
   のタイミング信号との論理条件信号を保持する第３のフ
   リツプフロツプと、上記メモリ動作用タイミング信号と
   上記第４のタイミング信号との論理条件信号を保持する
   第４のフリツプフロツプとを少なくともそなえ、上記各
   フリツプフロツプの出力にもとづいて、上記メモリ動作
   用タイミング信号が正規の時点に発生されかつ正規の時
   間幅を有するか否かをチェックすることを特徴とするエ
   ラーチェック方式。