JPS588098B2 - リレ−セイギヨカイロ - Google Patents
リレ−セイギヨカイロInfo
- Publication number
- JPS588098B2 JPS588098B2 JP49085467A JP8546774A JPS588098B2 JP S588098 B2 JPS588098 B2 JP S588098B2 JP 49085467 A JP49085467 A JP 49085467A JP 8546774 A JP8546774 A JP 8546774A JP S588098 B2 JPS588098 B2 JP S588098B2
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- JP
- Japan
- Prior art keywords
- circuit
- relay
- state
- electronic timer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Relay Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はリレー制御回路に関するもので、リレーの切換
状態を電子タイマー回路で保持することにより信頼性と
耐久性の向上を計ることを目的とする。
状態を電子タイマー回路で保持することにより信頼性と
耐久性の向上を計ることを目的とする。
１は電源トランス、２は定電圧供給回路で整流用ダイオ
ード３と平滑用コンデンサ４、定電圧供給ラインを導通
、非導通に制御するトランジスタ５、ツエナーダイオー
ド６および抵抗７とより構成し、電圧Ｖｏを次降の回路
に供給する。
ード３と平滑用コンデンサ４、定電圧供給ラインを導通
、非導通に制御するトランジスタ５、ツエナーダイオー
ド６および抵抗７とより構成し、電圧Ｖｏを次降の回路
に供給する。
８はリレー回路９の第一状態を保持すると共に第二状態
に切換える第一電子タイマー回路で該タイマー回路は抵
抗１１とコンデンサ１２よりなる充電回路、１３と抵抗
１４，１５及び１６よりなる電圧分割回路１７と、アノ
ードＡは前記充電回路１３の中間点に接続し、ゲートＧ
は電圧分割回路１７の抵抗１５に半固定状態に接続し、
カソードＫはトリガ用抵抗１８を介して電源供給側に接
続した第一ＰＮＰＮ型制御整流素子（以下第一ＰＵＴと
いう）１９とより構成している。
に切換える第一電子タイマー回路で該タイマー回路は抵
抗１１とコンデンサ１２よりなる充電回路、１３と抵抗
１４，１５及び１６よりなる電圧分割回路１７と、アノ
ードＡは前記充電回路１３の中間点に接続し、ゲートＧ
は電圧分割回路１７の抵抗１５に半固定状態に接続し、
カソードＫはトリガ用抵抗１８を介して電源供給側に接
続した第一ＰＮＰＮ型制御整流素子（以下第一ＰＵＴと
いう）１９とより構成している。
前記リレー回路９は切換接点ｂ，ａを有するリレー２０
と該リレーの通電を制御するシリコン制御整流素子（以
下ＳＣＲという）２１を直列接続して構成するもので前
記ＳＣＲ２１のゲートＧは前記トリガ用抵抗１８に接続
している。
と該リレーの通電を制御するシリコン制御整流素子（以
下ＳＣＲという）２１を直列接続して構成するもので前
記ＳＣＲ２１のゲートＧは前記トリガ用抵抗１８に接続
している。
２１は前記リレー回路９の第二状態を保持すると共に後
述する復帰回路へ出力する第二電子タイマー回路で前記
第一電子タイマー回路８と同様抵抗２２とコンデンサ２
３よりなる充電回路２４と、抵抗２５，２６及び２７よ
りなる電圧分割回路２８と、アノードＡは前記充電回路
２４の中間点に接続し、ゲートＧは電圧分割回路２８の
抵抗２６に半固定状態で接続し、カソードＫはトリガ用
抵抗２９を介して電源供給側に接続した第二ＰＵＴ３０
とより構成している。
述する復帰回路へ出力する第二電子タイマー回路で前記
第一電子タイマー回路８と同様抵抗２２とコンデンサ２
３よりなる充電回路２４と、抵抗２５，２６及び２７よ
りなる電圧分割回路２８と、アノードＡは前記充電回路
２４の中間点に接続し、ゲートＧは電圧分割回路２８の
抵抗２６に半固定状態で接続し、カソードＫはトリガ用
抵抗２９を介して電源供給側に接続した第二ＰＵＴ３０
とより構成している。
而して３１はトランジスタ５をＯＦＦ状態として前記リ
レー２０に対する電圧の供給を遮断して第二状態から第
一状態に復帰せしめる復帰回路で該復帰回路はアノード
Ａをトランジスタ５のベースに接続し、ゲートＧを第二
ＰＵＴ３０のトリガー用抵抗２０に接続し、カソードＫ
を電源供給側に接続したＳＣＲ３２を有している。
レー２０に対する電圧の供給を遮断して第二状態から第
一状態に復帰せしめる復帰回路で該復帰回路はアノード
Ａをトランジスタ５のベースに接続し、ゲートＧを第二
ＰＵＴ３０のトリガー用抵抗２０に接続し、カソードＫ
を電源供給側に接続したＳＣＲ３２を有している。
次に動作について説明する。
定電圧供給回路２より第一電子タイマー回路８に電圧が
印加されると充電回路１３のコンデンサ１２が抵抗１１
を通して時定数Ｔ１＝Ｒ１Ｃ１で充電され、第一ＰＵＴ
１９のアノード電圧■Ａがゲート電圧■Ｇにほほ等しく
なると前記第一ＰＵＴ１９は導通してカソードに接続し
たりトリガー用抵抗１８にパルス状の電圧を生起する。
印加されると充電回路１３のコンデンサ１２が抵抗１１
を通して時定数Ｔ１＝Ｒ１Ｃ１で充電され、第一ＰＵＴ
１９のアノード電圧■Ａがゲート電圧■Ｇにほほ等しく
なると前記第一ＰＵＴ１９は導通してカソードに接続し
たりトリガー用抵抗１８にパルス状の電圧を生起する。
この電圧はＳＣＲ２１のゲートに供給されてＳＣＲが導
通すると共にリレー２０も導通し、その接点Ｃは第一状
態を保持するｂ側より第二状態を保持するａ側に切換わ
る。
通すると共にリレー２０も導通し、その接点Ｃは第一状
態を保持するｂ側より第二状態を保持するａ側に切換わ
る。
前記リレー２０の導通と同時に第二電子タイマー回路２
１の充電回路２４も時定数Ｔ２−Ｒ２Ｃ２で充電され第
二ＰＵＴ３０のアノード電圧がゲート電圧にほぼ等しく
なると前記第二ＰＵＴ３０が導通してカソードに接続し
たトリガー用抵抗２９にパルス状の電圧が生じる。
１の充電回路２４も時定数Ｔ２−Ｒ２Ｃ２で充電され第
二ＰＵＴ３０のアノード電圧がゲート電圧にほぼ等しく
なると前記第二ＰＵＴ３０が導通してカソードに接続し
たトリガー用抵抗２９にパルス状の電圧が生じる。
このパルス状の！圧が復帰回路３１のＳＣＲ３２のゲー
トに印加されて前記ＳＣＲ３２が導通し、トランジスタ
５のベース電圧は低下しトランジスタ５はＯＦＦする。
トに印加されて前記ＳＣＲ３２が導通し、トランジスタ
５のベース電圧は低下しトランジスタ５はＯＦＦする。
従って、トランジスタ５のコレクタとエミツタ間は非導
通となり、第一、第二の電子タイマー回路８２１及びリ
レー回路９への定電圧供給ラインは非導通となる。
通となり、第一、第二の電子タイマー回路８２１及びリ
レー回路９への定電圧供給ラインは非導通となる。
よって、第一電子タイマー回路８の第一ＰＵＴ１９は非
通電となると共にＳＣＲ２１もまた非通電となる。
通電となると共にＳＣＲ２１もまた非通電となる。
また、リレー回路９へノ定電圧供給は遮断されるためリ
レー２０の両端に加わる電圧はゼロとなり、リレー２０
の接点Ｃは第二状態を保持するａ側より第一状態を保持
するｂ側に切換わる。
レー２０の両端に加わる電圧はゼロとなり、リレー２０
の接点Ｃは第二状態を保持するａ側より第一状態を保持
するｂ側に切換わる。
一方第二電子タイマー回路２１の第二ＰＵＴ３０は非通
電となると共にＳＣＲ３２もまた非導通となる。
電となると共にＳＣＲ３２もまた非導通となる。
従って、定電圧供給回路２のトランジスタ５は再びＯＮ
し、第一、第二電子タイマー回路８，２１及びリレー回
路９に定電圧は供給される。
し、第一、第二電子タイマー回路８，２１及びリレー回
路９に定電圧は供給される。
第２図はリレーのタイムチャードを示すもので第一状態
はＴ１−Ｔ１Ｃ１の間保持されまた第二状態はＴ２−Ｒ
２Ｃ２の間だけ保持される。
はＴ１−Ｔ１Ｃ１の間保持されまた第二状態はＴ２−Ｒ
２Ｃ２の間だけ保持される。
本発明によるリレー制御回路は上述の如く、定電圧供給
ラインを導通、非導通に制御するトランジスタを含む定
電圧供給回路と、リレーの第一状態を保持すると共に第
二状態に切換える第一電子タイマー回路と、前記第二状
態を保持すると共に復帰回路へ出力する第二電子タイマ
ー回路と、該回路の終段出力により前記第二状態から第
一状態に復帰せしめる復帰回路とよりなるものであるか
らリレー切換及び保持動作が確実に行なわれる。
ラインを導通、非導通に制御するトランジスタを含む定
電圧供給回路と、リレーの第一状態を保持すると共に第
二状態に切換える第一電子タイマー回路と、前記第二状
態を保持すると共に復帰回路へ出力する第二電子タイマ
ー回路と、該回路の終段出力により前記第二状態から第
一状態に復帰せしめる復帰回路とよりなるものであるか
らリレー切換及び保持動作が確実に行なわれる。
又、第一、第二の電子タイマー回路及び復帰回路に接点
の溶着等の故障の生じるところのリレー及びリレー接点
から構成されるリセット回路等を接続する必要はなく、
回路の簡素化が図れ、信頼性及び耐久性が向上し実用上
有益な効果を奏する。
の溶着等の故障の生じるところのリレー及びリレー接点
から構成されるリセット回路等を接続する必要はなく、
回路の簡素化が図れ、信頼性及び耐久性が向上し実用上
有益な効果を奏する。
第１図は本発明によるリレー制御回路の電気回路図、第
２図はリレーの切換動作を示すタイムチャート図である
。 ２……定電圧供給回路、８……第一電子タイマー回路、
９……リレー回路、２１……第二電子タイマー回路、３
１……復帰回路。
２図はリレーの切換動作を示すタイムチャート図である
。 ２……定電圧供給回路、８……第一電子タイマー回路、
９……リレー回路、２１……第二電子タイマー回路、３
１……復帰回路。
Claims (1)
- １ 定電圧供給ラインを導通、非導通に制御するトラン
ジスタを含む定電圧供給回路と、リレーの第一状態を保
持すると共に第二状態に切換える第一ＰＵＴを含む第一
電子タイマー回路と、前記リレーの第二吠態を保持する
と共に復帰回路に出力する第二ＰＵＴを含む第二電子タ
イマー回路と、前記出力により動作し前記トランジスタ
をＯＦＦとすることにより前記第二状態から第一状態に
復帰せしめる復帰回路とより構成することを特徴とする
リレー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49085467A JPS588098B2 (ja) | 1974-07-24 | 1974-07-24 | リレ−セイギヨカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49085467A JPS588098B2 (ja) | 1974-07-24 | 1974-07-24 | リレ−セイギヨカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5113564A JPS5113564A (ja) | 1976-02-03 |
| JPS588098B2 true JPS588098B2 (ja) | 1983-02-14 |
Family
ID=13859679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49085467A Expired JPS588098B2 (ja) | 1974-07-24 | 1974-07-24 | リレ−セイギヨカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588098B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334118Y2 (ja) * | 1986-12-25 | 1988-09-09 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS472054U (ja) * | 1971-01-28 | 1972-08-23 |
-
1974
- 1974-07-24 JP JP49085467A patent/JPS588098B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5113564A (ja) | 1976-02-03 |
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