JPS5917538B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5917538B2 JPS5917538B2 JP53072516A JP7251678A JPS5917538B2 JP S5917538 B2 JPS5917538 B2 JP S5917538B2 JP 53072516 A JP53072516 A JP 53072516A JP 7251678 A JP7251678 A JP 7251678A JP S5917538 B2 JPS5917538 B2 JP S5917538B2
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- Japan
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- polycrystalline silicon
- silicon layer
- oxide film
- film
- layer
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、高密度ＭＯＳＩ
Ｃ等において、コンタクトのセルフアライン化と、表面
の平坦化を実現させるために、コンタクト部および多結
晶シリコン配線を除いた部分に薄い多結晶シリコン層を
残し、その薄い多結晶シリコン層を酸化するにあたつて
、薄い多結晶シリコン層の厚さの不均一を少なくし、厚
さの不均一の故に薄い多結晶シリコン層で酸化されずに
残ヌ る部分を無くしようとするものである。
Ｃ等において、コンタクトのセルフアライン化と、表面
の平坦化を実現させるために、コンタクト部および多結
晶シリコン配線を除いた部分に薄い多結晶シリコン層を
残し、その薄い多結晶シリコン層を酸化するにあたつて
、薄い多結晶シリコン層の厚さの不均一を少なくし、厚
さの不均一の故に薄い多結晶シリコン層で酸化されずに
残ヌ る部分を無くしようとするものである。
従来ＭＯＳＩＣ等においてコンタクトのセルフアライン
化と表面の平坦化を実現させる方法として、例えば特願
昭５０−３６５８８号のように、多結晶シリコン層を形
成した上にシリコンナイトライ゛０ ド膜を設け、しか
る後シリコンナイトライド膜と多結晶シリコン層の一部
をエッチングして該部分の多結晶シリコン層を薄い層に
形成レ この薄い多結晶シリコン層を酸化して酸化膜に
することにより表面を平坦化し、酸化後シリコンナイト
ライ゛５ ド膜を除去し、セルフアライン化されたコン
タクトを得る方法が知られている。ここで問題になるの
はフィールド酸化膜を選択酸化法等で形成しても第１図
に模式的に示すようにフィールド酸化膜１２とゲート酸
化膜１３との境界にいわゆるバー’０ ドヘツド１１と
称される段差が生ずることである。例えば埋込型フィー
ルド酸化膜１２を７５００Ａ。
化と表面の平坦化を実現させる方法として、例えば特願
昭５０−３６５８８号のように、多結晶シリコン層を形
成した上にシリコンナイトライ゛０ ド膜を設け、しか
る後シリコンナイトライド膜と多結晶シリコン層の一部
をエッチングして該部分の多結晶シリコン層を薄い層に
形成レ この薄い多結晶シリコン層を酸化して酸化膜に
することにより表面を平坦化し、酸化後シリコンナイト
ライ゛５ ド膜を除去し、セルフアライン化されたコン
タクトを得る方法が知られている。ここで問題になるの
はフィールド酸化膜を選択酸化法等で形成しても第１図
に模式的に示すようにフィールド酸化膜１２とゲート酸
化膜１３との境界にいわゆるバー’０ ドヘツド１１と
称される段差が生ずることである。例えば埋込型フィー
ルド酸化膜１２を７５００Ａ。
とすれば、パートヘッド１１の高さは約２５００Ａ程度
である。
である。
このような段差がある場合、多結晶シリコン層１４をシ
ラン等の熱分解法（例えば’５６５０℃、５％ＳｉＨ４
／９５％Ｎ２の条件）で堆積させると、第１図ａに示す
ようにパートヘッド１１の段差部で多結晶シリコン層１
４が横方向もほぼ同じ厚さに堆積されて盛上る。次に第
１図ｂに示す如く、多結晶シリコン層１４の一部を薄く
’ｏ する場合、例えばＣＦ４ガス雰囲気中での反応性
スパッタエッチング等によ〜りほぼ垂直に多結晶シリコ
ンをエッチングした場合、垂直方向に同じだけ多結晶シ
リコン層１４をエッチングするから、薄い多結晶シリコ
ン層１４′ としては第１図ｃにｉ５示す如く薄い部分
ｔｌと段差部に残されたやや厚い部分を２とを有するこ
とになる。この薄くした多結晶シリコン層１４’を酸化
する場合、厚い部分Ｔ２を酸化するために余分の熱処理
を要し、またこのとき配線として用いるシリコン層も必
要以上に酸化され、配線部分の厚さが薄くなり、好まし
くない。また例えばケミカルエツチング等のあまり方向
性のないエツチングを行なつた場合ゲート電極等がサイ
ドエツチされ、微少なゲート長を精度良く形成すること
が困難となる。従つて第２図のような薄い多結晶シリコ
ン層１４″を堆積させることができれば、パートヘッド
１１等の段差があつても多結晶シリコンの厚さはほぼ均
一になる。以下本発明の一実施例を図面に基づいて説明
する０本実施例では第３図ａ−１に示されるｎチヤンネ
ルシリコンゲートＭＯＳトランジスタを製造する工程で
考えることにする。
ラン等の熱分解法（例えば’５６５０℃、５％ＳｉＨ４
／９５％Ｎ２の条件）で堆積させると、第１図ａに示す
ようにパートヘッド１１の段差部で多結晶シリコン層１
４が横方向もほぼ同じ厚さに堆積されて盛上る。次に第
１図ｂに示す如く、多結晶シリコン層１４の一部を薄く
’ｏ する場合、例えばＣＦ４ガス雰囲気中での反応性
スパッタエッチング等によ〜りほぼ垂直に多結晶シリコ
ンをエッチングした場合、垂直方向に同じだけ多結晶シ
リコン層１４をエッチングするから、薄い多結晶シリコ
ン層１４′ としては第１図ｃにｉ５示す如く薄い部分
ｔｌと段差部に残されたやや厚い部分を２とを有するこ
とになる。この薄くした多結晶シリコン層１４’を酸化
する場合、厚い部分Ｔ２を酸化するために余分の熱処理
を要し、またこのとき配線として用いるシリコン層も必
要以上に酸化され、配線部分の厚さが薄くなり、好まし
くない。また例えばケミカルエツチング等のあまり方向
性のないエツチングを行なつた場合ゲート電極等がサイ
ドエツチされ、微少なゲート長を精度良く形成すること
が困難となる。従つて第２図のような薄い多結晶シリコ
ン層１４″を堆積させることができれば、パートヘッド
１１等の段差があつても多結晶シリコンの厚さはほぼ均
一になる。以下本発明の一実施例を図面に基づいて説明
する０本実施例では第３図ａ−１に示されるｎチヤンネ
ルシリコンゲートＭＯＳトランジスタを製造する工程で
考えることにする。
第３図ＡＶｃ訃いて２１はＰ型シリコン半導体基板であ
る。
る。
先づ半導体基板２１に耐酸化性膜であるシリコンナイト
ライド膜２２をＳｉＨ４とＮＨのＣＶＤ法により厚さ約
１０００λ形成ム フイールド部となる部分のシリコン
ナイトライド膜２２ｊを感光性樹脂をマスクに用いて部
分的に露光させ、不要部分の樹脂を取り去つて形成した
パターンをマスクとしてエツチングし、窓明けをする（
以下感光性樹脂を用いてマスクとなるパターン形成する
工程をフオトリソ工程という）。次いで窓明けされたシ
リコンナイトライド製２２をマスクとして半導体基板２
１の一部を、第３図ａのように約３６００Ａエツチング
する。次いでシリコンを湿酸素中で酸化し、フイールド
酸化膜２３を厚さ約７５００Ａ形成する。このときいわ
ゆるパートヘッド２３１が第３図ｂのように厚さ約〜２
５００Ａの高さで形成される。
ライド膜２２をＳｉＨ４とＮＨのＣＶＤ法により厚さ約
１０００λ形成ム フイールド部となる部分のシリコン
ナイトライド膜２２ｊを感光性樹脂をマスクに用いて部
分的に露光させ、不要部分の樹脂を取り去つて形成した
パターンをマスクとしてエツチングし、窓明けをする（
以下感光性樹脂を用いてマスクとなるパターン形成する
工程をフオトリソ工程という）。次いで窓明けされたシ
リコンナイトライド製２２をマスクとして半導体基板２
１の一部を、第３図ａのように約３６００Ａエツチング
する。次いでシリコンを湿酸素中で酸化し、フイールド
酸化膜２３を厚さ約７５００Ａ形成する。このときいわ
ゆるパートヘッド２３１が第３図ｂのように厚さ約〜２
５００Ａの高さで形成される。
次にシリコンナイトランド膜２２を除去し、更に酸化を
行ないゲート酸化膜２４を形成する。このときゲート酸
化膜２３はほぼ平坦な高さになつているが、パート〜ヘ
ツド２３１により約２５００Ａの段差が生じている。
行ないゲート酸化膜２４を形成する。このときゲート酸
化膜２３はほぼ平坦な高さになつているが、パート〜ヘ
ツド２３１により約２５００Ａの段差が生じている。
次にフオトリソ工程によりソース、ドレインのコンタク
トとなるべき所に窓明けし、ゲート酸化膜２４をエツチ
ングして窓２５を形成する。このときゲートとなる部分
より大きなゲート酸化膜２４を残すようにする。次に第
３図ＣＶｃ訃いて全面に第１の多結晶シリコン層２７を
ＳｉＨ４の熱分解法により厚さ約〜１５００Ａ成長させ
る。
トとなるべき所に窓明けし、ゲート酸化膜２４をエツチ
ングして窓２５を形成する。このときゲートとなる部分
より大きなゲート酸化膜２４を残すようにする。次に第
３図ＣＶｃ訃いて全面に第１の多結晶シリコン層２７を
ＳｉＨ４の熱分解法により厚さ約〜１５００Ａ成長させ
る。
第１の多結晶シリコン層２７はあらかじめｎ型不純物を
ドーブさせて成長さぜるが、勿論成長させた後で不純物
を拡散させても良い。３１はｎ型拡散層を示す。
ドーブさせて成長さぜるが、勿論成長させた後で不純物
を拡散させても良い。３１はｎ型拡散層を示す。
次に全面にＣＶＤ酸化膜２８を厚さ約１０００Ａ形成す
る。このとき多結晶シリコン層２７を一部酸化して酸化
膜としてもよい。そしてフオトリン工程とエッチング１
こより第３図ｃに示すように窓２９，３０を形成する０
次に第３図ｄにおいて全面に第２の多結晶シリコン層３
２を厚さ約２５００Ａで、ｎ型不純物をドーブさせて成
長させ、次に全面にシリコンナイトライド膜３３を厚さ
１０００Ａ成長させ、更にその上にＣＶＤ酸化膜３４を
厚さ約３０００Ａ成長させる。
る。このとき多結晶シリコン層２７を一部酸化して酸化
膜としてもよい。そしてフオトリン工程とエッチング１
こより第３図ｃに示すように窓２９，３０を形成する０
次に第３図ｄにおいて全面に第２の多結晶シリコン層３
２を厚さ約２５００Ａで、ｎ型不純物をドーブさせて成
長させ、次に全面にシリコンナイトライド膜３３を厚さ
１０００Ａ成長させ、更にその上にＣＶＤ酸化膜３４を
厚さ約３０００Ａ成長させる。
次に第３図ＥＫ｝いてフオトリソ工程によりＣＶＤ膜３
４をエツチングし、このＣＶＤ酸化膜３４をマスクとし
てシリコンナイトライト膜３３を熱リン酸でエツチング
する。
４をエツチングし、このＣＶＤ酸化膜３４をマスクとし
てシリコンナイトライト膜３３を熱リン酸でエツチング
する。
次いでエツチングされたＣＶＤ酸化膜３４訃よびシリコ
ンナイトライド膜３３をマスクとして・・ロゲン化炭化
水素ＣＦ２Ｃノ，ガス雰囲気中での反応性スパツタエツ
チングにより第２の多結晶シリコン層３２をエツチング
する。前記反応性スパツタエツチングではハロゲン化炭
化水素ＣＦ２Ｃノ，の圧力０．１Ｔ０ｒΔ高周波電力４
００Ｗの条件で、かつ各種膜のエツチング速度は多結晶
シリコン膜３２に対してはほぼ２３００Ａ／Ｍｉｎ．．
ＣＶＤ酸化膜３４に対して〜はほぼ２００Ａ／Ｍｉｎｌ
シリコンナイトライド膜３３に対してはほぼ５００Ａ／
Ｍｉｎであつたので、エツチングのストツパ一としてＣ
ＶＤ酸化膜２８が十分使用できる。
ンナイトライド膜３３をマスクとして・・ロゲン化炭化
水素ＣＦ２Ｃノ，ガス雰囲気中での反応性スパツタエツ
チングにより第２の多結晶シリコン層３２をエツチング
する。前記反応性スパツタエツチングではハロゲン化炭
化水素ＣＦ２Ｃノ，の圧力０．１Ｔ０ｒΔ高周波電力４
００Ｗの条件で、かつ各種膜のエツチング速度は多結晶
シリコン膜３２に対してはほぼ２３００Ａ／Ｍｉｎ．．
ＣＶＤ酸化膜３４に対して〜はほぼ２００Ａ／Ｍｉｎｌ
シリコンナイトライド膜３３に対してはほぼ５００Ａ／
Ｍｉｎであつたので、エツチングのストツパ一としてＣ
ＶＤ酸化膜２８が十分使用できる。
このとき多結晶シリコン３２に対して１．５倍程度のオ
ーバーエツチを行なえば、パートヘッド部の多結晶シリ
コン３２を第１の多結晶シリコン層２７に影響を与える
ことなしに完全にエツチングでき、サイドエツチも少な
くなる。な訃多結晶シリコン層３２２，３２３は窓２９
，３０を通して第１の多結晶シリコン層２７と接続され
ている〇次に第３図ｆ′ＶＣ訃いて露出しているＣＶＤ
膜２８をエツチングし、イオン注入法によりリンイオン
Ｐ÷を注入する。
ーバーエツチを行なえば、パートヘッド部の多結晶シリ
コン３２を第１の多結晶シリコン層２７に影響を与える
ことなしに完全にエツチングでき、サイドエツチも少な
くなる。な訃多結晶シリコン層３２２，３２３は窓２９
，３０を通して第１の多結晶シリコン層２７と接続され
ている〇次に第３図ｆ′ＶＣ訃いて露出しているＣＶＤ
膜２８をエツチングし、イオン注入法によりリンイオン
Ｐ÷を注入する。
このときソース、ドレイン領域３５，３６の作成のため
、第１の多結晶シリコン膜２７とゲート酸化膜２４を通
してリンイオンＰ＋が注入され、かつゲート領域には注
入されないような適当な加速電圧を選ぶ。この場合例え
ば２５０ＫＶの加速電圧で〜２×１０１４ａｔ０ｍｅ／
ｄの条件で行なう。次に第３図ＧＶｃ｝いてＣＶＤ酸化
膜３４を除去し、さらにコンタクトとなるべき場所３３
１，３３２，３３３以外のシリコンナイトライド膜３３
をフオトリソ工程とエツチングにより選択的に除去する
。
、第１の多結晶シリコン膜２７とゲート酸化膜２４を通
してリンイオンＰ＋が注入され、かつゲート領域には注
入されないような適当な加速電圧を選ぶ。この場合例え
ば２５０ＫＶの加速電圧で〜２×１０１４ａｔ０ｍｅ／
ｄの条件で行なう。次に第３図ＧＶｃ｝いてＣＶＤ酸化
膜３４を除去し、さらにコンタクトとなるべき場所３３
１，３３２，３３３以外のシリコンナイトライド膜３３
をフオトリソ工程とエツチングにより選択的に除去する
。
次に第３図ＨＶＣ，｝いて露出している部分の第１の多
結晶シリコン層２７を酸化工程により酸化膜に変換し、
同時に露出している部分の第２の多結晶シリコン層３２
に酸化膜を形成する。このとき第１の多結晶シリコンよ
りの拡散層３１１訃よびイオン注入による拡散層３５１
，３６１が形成される。次に第３図１に｝いて、残つた
シリコンナイトライド膜３３１，３３２，３３３を選択
的に除去し、金属配線とのコンタクト部を露出さぜ、ア
ルミニウムを蒸着レフオトリソ工程訃よびエツチングに
より電極配線３７を形成する。
結晶シリコン層２７を酸化工程により酸化膜に変換し、
同時に露出している部分の第２の多結晶シリコン層３２
に酸化膜を形成する。このとき第１の多結晶シリコンよ
りの拡散層３１１訃よびイオン注入による拡散層３５１
，３６１が形成される。次に第３図１に｝いて、残つた
シリコンナイトライド膜３３１，３３２，３３３を選択
的に除去し、金属配線とのコンタクト部を露出さぜ、ア
ルミニウムを蒸着レフオトリソ工程訃よびエツチングに
より電極配線３７を形成する。
以上本発明によれば、第１の半導体層の上に形二成され
る絶縁層がストツパ一の役目を果すため、高密化１Ｃに
必要なコンタクトのセルフアライン化と表面の平坦化を
実現させるときに問題となる半導体層間の段差を小さく
するために形成される薄い半導体層の厚さの不均一を少
なくすることが 二でき、従つてこれを酸化する場合に
酸化されずに残る部分がなくなる。
る絶縁層がストツパ一の役目を果すため、高密化１Ｃに
必要なコンタクトのセルフアライン化と表面の平坦化を
実現させるときに問題となる半導体層間の段差を小さく
するために形成される薄い半導体層の厚さの不均一を少
なくすることが 二でき、従つてこれを酸化する場合に
酸化されずに残る部分がなくなる。
高密度化を実現するためには微少寸法を用いなければな
らず、そのために段差が小さくなることが必要であり、
本発明により従来ネツクとなつていたパートヘッド附近
の段差による半導体層の厚さの不均一を少なくでき、そ
のためサイドエツチの少ない微少寸法パターンを精度よ
く実現することができる。
らず、そのために段差が小さくなることが必要であり、
本発明により従来ネツクとなつていたパートヘッド附近
の段差による半導体層の厚さの不均一を少なくでき、そ
のためサイドエツチの少ない微少寸法パターンを精度よ
く実現することができる。
第１図ａ−ｃは従来の半導体装置の製造工程の一部模式
図であり、ａは多結晶シリコンを堆積したときの断面図
、ｂは堆積した多結晶シリコンを一部薄くしたときの斜
視図、ｃはＢｆ）Ａ−Ａ断面図、第２図は表面に段差が
ある場合、薄い多結晶シリコンを均一に堆積させたとき
の模式図、第３図ａ−１は本発明の一実施例を示すＭＯ
Ｓトランジスタの製造工程断面図である。 ２１・・・・・・半導体基板、２３・・・・・・フイー
ルド酸化膜、２３１・・・・・・パートヘッド、２４・
・・・・・ゲート酸化膜、２７・・・・・・第１の多結
晶シリコン層、２８・・・・・・ＣＶＤ酸化膜、３２・
・・・・・第２の多結晶シリコン層、３３・・・・・・
シリコンナイトライド膜、３４・・・・・・ＣＶＤ酸化
膜。
図であり、ａは多結晶シリコンを堆積したときの断面図
、ｂは堆積した多結晶シリコンを一部薄くしたときの斜
視図、ｃはＢｆ）Ａ−Ａ断面図、第２図は表面に段差が
ある場合、薄い多結晶シリコンを均一に堆積させたとき
の模式図、第３図ａ−１は本発明の一実施例を示すＭＯ
Ｓトランジスタの製造工程断面図である。 ２１・・・・・・半導体基板、２３・・・・・・フイー
ルド酸化膜、２３１・・・・・・パートヘッド、２４・
・・・・・ゲート酸化膜、２７・・・・・・第１の多結
晶シリコン層、２８・・・・・・ＣＶＤ酸化膜、３２・
・・・・・第２の多結晶シリコン層、３３・・・・・・
シリコンナイトライド膜、３４・・・・・・ＣＶＤ酸化
膜。
Claims (1)
- １ 半導体基板の一主面上に低抵抗率の第１の半導体層
を設け、その上に一部窓明けされた絶縁層を形成し、更
にその上に低抵抗率の第２の半導体層を形成する積層膜
形成の工程と、該積層膜上に第１の半導体層を絶縁層に
変換させるときのマスクとなる耐変換膜を設ける工程と
、該耐変換膜の所定個所を選択的に除去する工程と、前
記所定個所に対応する第２の半導体層の所定部を前記絶
縁層をエッチングのストッパーとして選択的に除去する
工程と、前記所定部に露出した絶縁層を選択的に除去す
る工程と、前記選択的に除去された第２の半導体層の所
定部を通して前記第１の半導体層の少なくとも一部を絶
縁層に変換させる工程と、前記耐変換膜を除去する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53072516A JPS5917538B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53072516A JPS5917538B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54162982A JPS54162982A (en) | 1979-12-25 |
| JPS5917538B2 true JPS5917538B2 (ja) | 1984-04-21 |
Family
ID=13491570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53072516A Expired JPS5917538B2 (ja) | 1978-06-14 | 1978-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917538B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893369A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置 |
| JP2771903B2 (ja) * | 1990-03-05 | 1998-07-02 | 富士通株式会社 | 高耐圧ｍｏｓトランジスタ及びその製造方法、及び半導体装置及びその製造方法 |
-
1978
- 1978-06-14 JP JP53072516A patent/JPS5917538B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54162982A (en) | 1979-12-25 |
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