JPS592106B2

JPS592106B2 - サイクリツクメモリセイギヨホウシキ

Info

Publication number: JPS592106B2
Application number: JP50131647A
Authority: JP
Inventors: 英明弓場; 拓人小島; 進実服部
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NTT Inc
Priority date: 1975-10-31
Filing date: 1975-10-31
Publication date: 1984-01-17
Also published as: JPS5255438A

Description

【発明の詳細な説明】本発明はサイクリツク・メモリ制御方式に関する。

サイクリツクに動作させるメモリは、時分割交換機のス
イッチ開閉用の保持メモリあるいは時分割多重演算処理
装置には必須のものであり、近年広く使用されるように
なつた。この種のサイクリツク・メモリをサイクリツク
な動作をさせるため、従来サイクリツクに変化する自然
２進符号で現わされるアドレスを発生させこのアドレス
で、メモリを制御することが行われている。

自然２進符号が広く採用される理由は、自然２進符号の
カウンタが容易に実現できること、またサイクリツク・
メモリが処理装置とのインタフニースを持ち処理装置側
でサイクリツク・メモリのデータ書込み等の制御を行な
う場合処理装置の構成上自然２進符号表示がもつとも処
理しやすいこと、などである。

サイクリツク・メモリ用の素子として最近モスＩＣメモ
リが広く使用されるようになつてきている。

モスＩＣメモリは従来のバイポーラ形のメモリに比して
安価でありまた消費電力が極めて少ない点有利であつて
、素子の集積度が高まり、装置自体もコンパクト化され
てきた今日、低消費電力化は、低コストとともに装置設
計上極めて重要な要因の一つであるが、これはモスＩＣ
により現実が可能である。モスＩＣメモリの消費電力が
少ない理由は、それ自身が電圧制御形の素子であり、か
つアドレスの切換え等のダイナミックな動作時にのみ電
力を消費するような設計手法がとられているからである
。

例えば処理装置の主メモリにモスＩＣメモリを用いる場
合、主メモリは一時にはーアドレスのみ指定され、同時
に２以上のアドレスが指定されることはないのでメモリ
が大容量の場合でも、ある一時点で動作するのは実効的
にはそのごく一部のメモリ素子に過ぎない。このように
必要消費電力は極めて少くて済む効果がある。サイクリ
ツク・メモリの場合は条件が異なる。

サイクリツク動作を行なうため、アドレスは２進符号の
形でしかも常にある一定の時間間隔で上記２進符号の表
わす数字に１づつ加算されたものが到来する。メモリ側
では上記２進符号の表わす数字の各桁に対応してこれを
受ける素子があり、入来符号に従つて受信素子の状態が
変化する。この受信素子の状態を番地対応の位置にデコ
ードしてその番地で指定された区域の情報を読み出し、
あるいは書込む。このように構成してあるので、アドレ
スを与える符号が変化する毎にこれを受ける素子の或る
ものは動作してその状態を変化する。

その数を考えると、自然２進数については第１図に示す
ようになる。いま例えばアドレスが３ビツトで構成され
る３桁の自然２進数で表わされており、アドレスが一定
時間毎に１づつ増加するとすれば、数字１から２に変化
するとき２進数は１桁目と２桁目の２つの桁（２ビツト
）が変化し、また７（１１１）からＯ（０００）に変化
するときは全（３）ビツトが変化する。

すなわち、アドレス・データの変化する際、アドレス・
データを受ける素子はそれぞれ１〜３個同時に動作する
こととなる。サイクリツク・メモリが複数個同時に並列
動作する場合は、このようなアドレス・データの反転が
ある特定アドレスで一斉に生じる。メモリ素子としてモ
スＣを使用する場合には、このようなアドレス・データ
反転時に集中的にアドレス・ドライバの消費電力が大き
くなり、その他のアドレス時刻の場合は消費電力が小さ
いといつたアンバランスが生じ、電源に対する負荷が変
動する。このため装置の給電系の設計が複雑となり、ま
たある特定アドレスでの集中的な電力消費により電源ル
ートに大きなパルス性の雑音を発生して装置の安定性を
損う恐れがある。このようにモスＣメモリはサイクリツ
ク・メモリに使用する場合、従来の制御方式では素子本
来の低電力で動作する利点が生かされ難い欠点がゐつた
。

本発明はサイクリツク・メモリのアドレス制御の場合、
特定のアドレスの際電力の集中的消費を避け、平均にし
て低電力とし装置の動作性を改善することを目的とする
ものである。

また本発明によれば処理装置とのインターフエースも比
較的容易であり、モスＩＣを用いて容易にサイクリツク
・メモリを構成し得るものである。本発明によれば、ア
ドレスが一定の順序と一定の周期でサイクリツクに変化
するアドレス・データを受けて該アドレスに対して読出
しまたは書込みを行なうサイクリツク・メモリを具え、
上記アドレス・データを交番２進符号の形として上記サ
イクリツク・メモリに与えて制御することにより上記の
目的を達した。

次に図面について本発明を説明する。

第２図は本発明においてアドレス・データとして使用す
る交番２進符号すなわちグレイコードの一例を示す。

図には３ビツトの場合を示してあるが、図から明らかな
ように隣接する２個の数を比べるとデータ・ビツトがた
だ１個異るだけである。従つてサイタリツタ・メモリの
アドレス・データとして一定時間毎に順次にこれを与え
た場合、アドレス・データ受信素子は単に１個だけが反
転するのみであり、その場合の消費電力は、常に１個が
反転するに要する電力だけであつて、均一化されており
、アドレス・データによつて消費電力の集中することは
ない。自然２進符号と交番２進符号との関係は比較的簡
単であり、自然および交番の各２進符号のデータ・ビツ
トをそれぞれＡｉ，ｂｉ（ｉは桁を表わす）とすればで
示される。

ただし１は排他的論理和である。自然２進数から交番２
進数への変換は、上記の式に従つて第３図に示すような
論理回路で具現可能であつて、桁の多い場合は各桁につ
いてこのような回路を作ればよいことは勿論である。図
においてＡｌ，Ａ２はアンド回路、０はオア回路、Ｎｌ
，Ｎ２は否定を示すものである。第４図ないし第７図は
それぞれ本発明の実施例のプロツク図である。

第４図において、図示しない処理装置からサイタリツク
・メモリ２０の各アドレスに書込みデータがある場合に
は、サイクリツク・メモリ２０には処理装置からのアド
レス線５２、アドレス・セレクタ３０、自然交番２進符
号変換器６０により該当アドレスが、また処理装置より
のデータ線５４によりデータが送られており、一方処理
装置からの書込指令線５６に書込み指令が与えられてい
るので書込み線５７に書込みパルスが到来するとき、論
理積回路４０の出力に信号が現れてこれよりサイクリツ
ク・メモリ２０にデータの書込が行われる。

サイクリツク・メモリ２０に書込まれた前記データは、
自然２進符号発生回路１１の出力線５１．アドレス・セ
レクタ３０、交番２進符号変換器６０を経てサイクリツ
クに読出されて、読出し出力線５３を経て例えばハイウ
エイ・スイツチ等の該読出しデータ利用装置１０に出力
される。

サイクリツク・メモリ２０は又入力線５８により読出し
データ利用装置１０からサイクリツクに書込み動作が行
われる場合もあるし、また処理装置への読出し線５５に
より処理装置側が不定期にデータを読出す場合もある。
いずれにしても通常は自然２進符号発生回路１１により
読出しデータ利用装置１０へサイクリツクな読出しまた
は書込み動作が行なわれる。

ここでサイクリツク・メモリ２０のアドレス・データ源
としては自然２進符号発生回路１１および自然２進符号
の形のアドレス・データを送つてくる処理装置からのア
ドレス線５２があるが、これ等から送られるデータはい
づれもサイクリツク・メモリ２０のアドレス入力として
は、符号変換器３０により交番２進符号に変換して与え
られる。従つて、サイクリツク・メモリ２０のアドレス
・ビツトの変化は常に１ビツトのみであつて、サイクリ
ツク・メモリ２０はこの条件で動作する。第５図は本発
明の他の実施例のプロツク図である。図の番号は第４図
と対応している。本実施例においては自然２進符号発生
回路の代りに交番２進符号発生回路１２を設け、アドレ
ス線５２を経て処理装置から与えられる自然２進符号に
よるアドレス・データは自然交番２進符号変換器６０に
よつて符号変換されて交番２進符号の形でアドレス・セ
レクタ３０に入り、サィクリツク・メモリ２０に入る構
成であり、その他は第４図のものと同様でその動作も同
様である。

第６図は本発明のさらに異る実施例のプロツク図である
。

図において、数字は第４図の数字と同じものを指すもの
とする。本実施例においては、処理装置からサイクリツ
ク・メモリ２０へ書込みまたは読出し時、自然２進符号
のアドレス・データ発生回路１１の出力線５１からのデ
ータと処理装置からアドレス線５２を経て到来する自然
２進符号のアドレス・データとを一致検出回路７０で監
視し、一致したときはその出力線８０に信号が出るので
、論理積回路４０を動作させ、処理装置からサイクリツ
ク・メモリ２０への読出し書込み動作をサイクリツク・
メモリ２０の動作に合せて待合せ制御する。アドレス・
データ発生回路１１による利用装置１０へのサイクリツ
クな動作は第４図の実施例の場合と同様である。第７図
は本発明のさらに別の実施例のプロツク図である。

図において数字は第４図および第６図のもとと同じもの
を表わす。本実例においても処理装置からサイクリツク
・メモリ２０へのアクセスが待合せ制御となることは第
６図のものと同様であるが、第６図のものとは異り、ア
ドレス・データ発生回路１２は交番２進符号の形でアド
レス・データを発生するようになつており、従つて、処
理装置からのアドレス線５２を経て自然２進符号の形で
送られてくるアドレス・データを、まづ自然・交番２進
符号変換器６０で交番２進符号の形に変換して、一致検
出回路７０においてアドレス・データ発生回路１２の出
力データとの一致を検出して、制御を行なう。以後の制
御および利用装置１０に対するサイクリツク動作は第６
図の実施例と同様である。

本発明は、以上述べたように、サイクリツク・メモリに
入力されるアドレス・データが交番２進符号である。交
番２進符号でサイクリツク・メモリが動作する場合は、
既述のとおり、そのアドレス・データ・ビツトの変化は
常に１ビツトであつて、その数は一定である。従つて、
このようなサイクリツク・メモリを並列に多数設置され
た場合各メモリの各時点におけるアドレス・データ・ビ
ツトの変化する数は常に一定であり、モスＩＣメモリの
ような動作時だけに電力を消費するメモリ素子を使用し
たサイクリツク・メモリにおいては電力消費は常に最低
のレベルに一定におさえられ消費電力の点でもまた雑音
発生の点でも極めて優れたサイクリツク・メモリが構成
し得る効果がある。また処理装置においては、通常自然
２進符号が使用されるが本発明サイクリツク・メモリ制
御方式を導入しようとすれば、自然２進符号を交番２進
符号に変換する符号変換器が必要となるが、これは第３
図に示すように容易に構成することができるので、従来
通りのインタ・フエースが可能であり、さらに、サイク
リツク・メモリ（第４図ないし第７図において２０で示
したもの）は自然２進符号用に設計された従来のものを
そのまま使用することが可能である等の効果をも有する
。

【図面の簡単な説明】

第１図は３ビツトの自然２進符号を第２図は同じく交番
２進符号を示すもの、第３図は自然２進符号を交番２進
符号に変換するための論理回路、第４図、第５図、第６
図および第７図は本発明のそれぞれ異る実施例のプロツ
ク図である。図において、１１は自然２進符号のアドレス・データ発
生回路、１２は交番２進符号のアドレス・データ発生回
路、２０はサイクリツク・メモリ、６０は自然・交番２
進符号変換器である。

Claims

【特許請求の範囲】

１アドレスが一定の順序と一定の周期でサイクリツク
に変化するアドレス・データを受けて該アドレスに対し
て読出しまたは書込みを行なうサイクリツク・メモリを
具え、上記アドレス・データを交番２進符号の形として
、上記サイクリツク・メモリに与えて制御することを特
徴とするサイクリツク・メモリ制御方式。