JPS5923466B2 - Manufacturing method of flip-chip transistor - Google Patents
Manufacturing method of flip-chip transistorInfo
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- JPS5923466B2 JPS5923466B2 JP53126573A JP12657378A JPS5923466B2 JP S5923466 B2 JPS5923466 B2 JP S5923466B2 JP 53126573 A JP53126573 A JP 53126573A JP 12657378 A JP12657378 A JP 12657378A JP S5923466 B2 JPS5923466 B2 JP S5923466B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明はフリップチップ型トランジスタの製造方法に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a flip-chip transistor.
従来のこの種のフリップチップ型トランジスタの構成に
つき、ヒ化ガリウム(GaAs)を用いた横型ショット
キバリアゲート型電界効果トランジスタ(以下SB、F
ETと略称する)を例にして説明する。Regarding the structure of conventional flip-chip transistors of this type, lateral Schottky barrier gate field effect transistors (hereinafter referred to as SB and F) using gallium arsenide (GaAs)
(abbreviated as ET) will be explained as an example.
第1図および第2図はフリップチップ型SB・FETチ
ップの一般的な構成を示している。1 and 2 show the general structure of a flip-chip type SB/FET chip.
これらの第1図および第2図において、1は半絶縁性の
GaAs基板、2はこの基板1上に選択的にエピタキシ
ャル成長させて形成した能動層、3および4はこの能動
層2上にこれとオーム接触するように形成されたソース
電極およびドレイン電極、5はソース電極3とドレイン
電極4との間の能動層2上にこれとショットキ接触を有
するように形成されたゲート電極で、そのボンディング
ペット部は前記基板1上にある。6、Tおよび8は前記
ソース、ドレインおよびゲート各電極3、4および5の
ボンディングパット上に、電解金メッキ法によつて選択
的に形成された厚メッキ電極である。1 and 2, 1 is a semi-insulating GaAs substrate, 2 is an active layer formed on this substrate 1 by selective epitaxial growth, and 3 and 4 are on this active layer 2. A source electrode and a drain electrode are formed in ohmic contact, and 5 is a gate electrode formed on the active layer 2 between the source electrode 3 and the drain electrode 4 to have a Schottky contact therewith, and 5 is a gate electrode formed in a Schottky contact with the active layer 2 between the source electrode 3 and the drain electrode 4; is on the substrate 1. Thick plated electrodes 6, T and 8 are selectively formed on the bonding pads of the source, drain and gate electrodes 3, 4 and 5 by electrolytic gold plating.
し力走てこのようにして得られたフリップチップ型SB
−FETチップは、第3図および第4図に示すように、
フリップチップ用キャリア上に搭載される。The flip-chip type SB obtained in this way
-FET chips, as shown in Figures 3 and 4,
Mounted on a flip chip carrier.
すなわち、これらの第3図および第4図において、9は
前記第1図および第2図に示したソース厚メッキ電極6
、ドレイン厚メッキ電極Tおよびゲート厚メッキ電極8
をもつフリップチップ型SB−FETチップ、10はフ
リップチップ用キャリアの本体を示しており、ヒートシ
ンクを兼ねたソース電極端子の機能を有して、前記ソー
ス厚メッキ電極6が接着され、また各々にはんだ付けさ
れたMIC基板11,13のドレイン、ゲート各電極端
子となるストリツプライン12,14上には、前記ドレ
イン、ゲート各厚メツキ電極7,8が各々に接着される
。That is, in these FIGS. 3 and 4, 9 denotes the source thick plating electrode 6 shown in FIGS. 1 and 2 above.
, drain thick plated electrode T and gate thick plated electrode 8
A flip-chip type SB-FET chip with The thick plated drain and gate electrodes 7 and 8 are bonded onto the strip lines 12 and 14 which serve as the drain and gate electrode terminals of the soldered MIC substrates 11 and 13, respectively.
こ\でこのように構成されるフリツプチツプ型SB−F
ETは、動作機構などについて周知であるからあらため
て述べないが、通常のアツプサイドアツプ型SB−FE
Tでのように、リード線を全く用いていないために、イ
ンダクタンス成分が非常に小さくなり、特に増幅器とし
て利用する場合には、ソースのインダクタンスの減少が
増幅利得の向上に直結することから高利得化に有効であ
る。This is a flip-chip type SB-F configured like this.
The operating mechanism of ET is well known, so I will not discuss it again, but it is a normal upside-up type SB-FE.
As with T, since no lead wire is used, the inductance component is extremely small, and especially when used as an amplifier, a reduction in source inductance is directly linked to an improvement in amplification gain, making it possible to achieve high gain. It is effective for
しかし乍ら一方では、チツプ9をキヤリア10に均一に
接着するためには、このキヤリア10のドレインおよび
ゲート各側のMIC基板11,13の厚さ、ならびにソ
ース側突部の高さを可及的に等しくする必要があり、そ
の最大公差は±0.005闘程度であつて、これは一般
的な機械加工精度に比較して桁はずれに厳しい値である
ことから、製作が極めて困難で量産性に乏しいという不
都合を有するものであつた。この発明は従来のこの種の
フリツプチツプ型トランジスタにみられる不都合を改善
するため、フリツプチツプ型トランジスタを接着すべき
面の中間に形成されたソース電極とその両側にそれぞれ
形成されたゲート電極およびドレイン電極上のすべてに
厚メツキ電極を設け、前記各厚メツキ電極をフリツプチ
ツプ用キヤリアあるいはパツケージ本対の対応する電極
端子上に接続させるに際し、前記フリツプチツプ型トラ
ンジスタの中間の厚メツキ電極に対応する前記電極端子
の高さをその両側の電極端子よりも低く形成しておき、
前記中間の厚メツキ電極と該厚メツキ電極に対応する前
記電極端子との間に緩衝電極を介在させて加熱圧着する
ようにしたものである。However, on the other hand, in order to uniformly bond the chip 9 to the carrier 10, the thickness of the MIC substrates 11 and 13 on each side of the drain and gate of the carrier 10 and the height of the protrusion on the source side must be adjusted as much as possible. The maximum tolerance is approximately ±0.005 mm, which is an order of magnitude stricter than general machining accuracy, making it extremely difficult to manufacture and mass production. It had the disadvantage of being lacking in sex. This invention aims to improve the inconveniences seen in conventional flip-chip transistors of this type.The present invention aims to improve the inconveniences found in conventional flip-chip transistors. thickly plated electrodes are provided on all of the flip-chip transistors, and when each thickly plated electrode is connected to a corresponding electrode terminal of a flip-chip carrier or package main pair, the electrode terminal corresponding to the intermediate thickly-plated electrode of the flip-chip transistor is The height is formed lower than the electrode terminals on both sides,
A buffer electrode is interposed between the intermediate thick plated electrode and the electrode terminal corresponding to the thick plated electrode, and the electrode terminals are bonded under heat and pressure.
以下この発明方法につき、前記と同様にフリツプチツプ
型SB−FETを例にして、その一実施例の詳細を説明
する。Hereinafter, details of one embodiment of the method of the present invention will be explained using a flip-chip type SB-FET as an example in the same manner as described above.
第5図aないしdはこの実施例によるフリツプチツプ型
SB−FETの製造工程を順次に表わしており、図中、
前記第1図ないし第4図と同一符号は同一または相当部
分を示している。5a to 5d sequentially show the manufacturing process of the flip-chip type SB-FET according to this embodiment, and in the figures,
The same reference numerals as in FIGS. 1 to 4 above indicate the same or corresponding parts.
この第5図aないしdにおいてこの実施例は、図aに示
されているように、各々にストリツプライン12,14
をもつMIC基板11,13の厚さよりも、本体10の
ソース厚メツキ電極6を接着する突部15の高さを低く
形成しておき、この突部15上に図bにみられるように
、緩衝電極16を載置して仮接着する。In this FIG. 5a-d, this embodiment is shown in FIG.
The height of the protrusion 15 to which the source thick plating electrode 6 of the main body 10 is bonded is formed to be lower than the thickness of the MIC substrates 11 and 13 having the same thickness, and as shown in FIG. The buffer electrode 16 is placed and temporarily bonded.
ついで図cに示したように、前記フリツプチツプ型SB
−EFTチツプ9の位置合わせを行なつて、そのソース
厚メツキ電極6を前記緩衝電極16上に仮接着し、さら
にその後、チツプ9を本体10に加熱圧着させることに
より、図dに示すように、前記緩衝電極16が押し潰さ
れて、自動的にMIC基板11,13の高さに対応され
、同時に各厚メツキ電極6および7,8は、対応する各
電極端子であるところの、突部15およびストリツプラ
イン12,14に強固に接着されるのである。すなわち
、この実施例では、キヤリア本体10の突部15の上面
と、各々のMIC基板11,13の上面とに段差を有し
ていても、突部15上に介在される緩衝電極16の働き
によつて、フリツプチツプ型SB−FETチツプ9の各
厚メツキ電極6および7,8を、これに対応する本体1
0の各電極端子であるところの、突部15およびストリ
ツプライン12,14に均一に接着することができ、こ
れによつてキヤリア本体10、ひいてはチツプ9の加工
精度を厳しく維持しなくてすみ、この種の高利得性をも
つフリツプチツプ型SB・FETを、簡単に再現性よく
安定的に製作し得るのである。Then, as shown in Figure c, the flip-chip type SB
- By aligning the EFT chip 9, temporarily bonding the source thick plating electrode 6 onto the buffer electrode 16, and then heat-pressing the chip 9 to the main body 10, as shown in FIG. , the buffer electrode 16 is crushed and automatically corresponds to the height of the MIC substrates 11, 13, and at the same time each thick plated electrode 6, 7, 8 has a protrusion which is the corresponding electrode terminal. 15 and the strip lines 12 and 14. That is, in this embodiment, even if there is a step between the upper surface of the protrusion 15 of the carrier body 10 and the upper surface of each MIC substrate 11, 13, the function of the buffer electrode 16 interposed on the protrusion 15 is improved. Accordingly, each thick plated electrode 6, 7, 8 of the flip-chip type SB-FET chip 9 is attached to the corresponding main body 1.
It is possible to uniformly adhere the protrusion 15 and the strip lines 12 and 14, which are the electrode terminals of the carrier body 10 and the chip 9, thereby eliminating the need to strictly maintain the machining accuracy of the carrier body 10 and, by extension, the chip 9. This type of flip-chip type SB/FET with high gain can be easily and stably manufactured with good reproducibility.
なお前記実施例は、ソース電極にのみ緩衝電極を配した
場合であるが、ドレインおよびゲート各電極にも適用し
てよく、また緩衝電極の数も1個以上複数個として差支
えなく、かつその形状も棒状、線状、リボン状、球状な
ど任意でよく、材質についてもAu,Inの合金など用
途に応じて適宜に選択できる。In the above embodiment, the buffer electrode is arranged only on the source electrode, but it may also be applied to the drain and gate electrodes, and the number of buffer electrodes may be one or more, and the shape The shape may be any shape such as a rod, a wire, a ribbon, or a sphere, and the material may be appropriately selected depending on the purpose, such as an alloy of Au or In.
そしてまた前記実施例では、GaAsを用いた横型シヨ
ツトキバリアゲート型電界効果トランジスタに適用した
場合について述べたが、その他すべてのフリツプチツプ
型トランジスタに適用できることは勿論である。Furthermore, in the above embodiment, the case where the present invention is applied to a lateral shot barrier gate type field effect transistor using GaAs has been described, but it goes without saying that the present invention can be applied to all other flip-chip type transistors.
以上詳述したようにこの発明方法によるときは、フリツ
プチツプ型トランジスタの各ソース電極、ゲート電極お
よびドレイン電極に形成された厚メツキ電極をフリツプ
チツプ用キヤリアあるいはパツケージの対応する電極端
子上に接続させるに際し、前記フリツプチツプ型トラン
ジスタの中間の厚メツキ電極に対応する前記電極端子の
高さを次の両側の電極端子よりも低く形成しておき、前
記中間の厚メツキ電極と該厚メツキ電極に対応する前記
電極端子との間に緩衝電極を介在させて加熱圧着させる
ものであるから、加工、製作が容易であつてこの種のフ
リツプチツプ型トランジスタを再現性よく提供でき、か
つ歩留りの向上、価格の低下を期待し得るなどの特長を
有する。As detailed above, according to the method of the present invention, when connecting the thick plated electrodes formed on each source electrode, gate electrode, and drain electrode of a flip-chip transistor to the corresponding electrode terminal of the flip-chip carrier or package, The height of the electrode terminal corresponding to the intermediate thickly plated electrode of the flip-chip transistor is formed lower than the next electrode terminals on both sides, and the height of the electrode terminal corresponding to the intermediate thickly plated electrode and the thickly plated electrode is Since it is bonded by heat and pressure with a buffer electrode interposed between it and the terminal, it is easy to process and manufacture, and it is possible to provide this type of flip-chip transistor with good reproducibility, and is expected to improve yields and lower prices. It has the following features:
第1図は一般的なフリツプチツプ型SB−FETチツプ
の構成を示す平面図、第2図は同上−線部の断面図、第
3図は従来のフリツプチツプ型SB−FETの構成を示
す平面図、第4図は同上−線部の断面図、第5図aない
しdはこの発明方法をフリツプチツプ型SB−FETに
適用した場合の一実施例による製造工程を順次に示す各
各断面図である。
1・・・・・・GaAs基板、2・・・・・・能動層、
3・・・・・・ソース電極、4...・..ドレイン電
極、5・・・・・・ゲート電極、6・・・・・・ソース
厚メツキ電極、7・・・・・・ドレイン厚メツキ電極、
8・・・・・・ゲート厚メツキ電極、9・・・・・・フ
リツプチツプ型SB−FETチツプ、10・・・・・・
キヤリア本体、11・・・・・・ドレイン側MlC基板
、12・・・・・・ドレイン側MlC基板のストリツプ
ライン、13......ゲート側MIC基板、14・
・・・・・ゲート側MIC基板のストリツプライン、1
5・・・・・・本体の突部、16・・・・・・緩衝電極
。FIG. 1 is a plan view showing the configuration of a general flip-chip type SB-FET chip, FIG. 2 is a sectional view taken along the line shown above, and FIG. 3 is a plan view showing the configuration of a conventional flip-chip type SB-FET. FIG. 4 is a cross-sectional view taken along the line ``--'' and FIGS. 5A to 5D are cross-sectional views sequentially showing manufacturing steps according to an embodiment in which the method of the present invention is applied to a flip-chip type SB-FET. 1...GaAs substrate, 2...active layer,
3... Source electrode, 4. .. ..・.. .. Drain electrode, 5...gate electrode, 6...source thick plating electrode, 7...drain thick plating electrode,
8...Gate thickness plated electrode, 9...Flip chip type SB-FET chip, 10...
Carrier body, 11... Drain side MLC substrate, 12... Strip line of drain side MLC substrate, 13. .. .. .. .. .. Gate side MIC board, 14.
・・・・・・Stripline of gate side MIC board, 1
5...Protrusion of main body, 16...Buffer electrode.
Claims (1)
間に形成されたソース電極とその両側にそれぞれ形成さ
れたゲート電極およびドレイン電極上のすべてに厚メッ
キ電極を設け、前記各厚メッキ電極をフリップチップ用
キャリアあるいはパッケージ本体の対応する電極端子上
に接続させるに際し、前記フリップチップ型トランジス
タの中間の厚メッキ電極に対応する前記電極端子の高さ
をその両側の電極端子よりも低く形成しておき、前記中
間の厚メッキ電極と該厚メッキ電極に対応する前記電極
端子との間に緩衝電極を介在させて加熱圧着することを
特徴とするフリップチップ型トランジスタの製造方法。1 Thick plated electrodes are provided on all of the source electrode formed in the middle of the surface to which the flip-chip transistor is to be bonded, and the gate and drain electrodes formed on both sides thereof, and each of the thick plated electrodes is used for flip-chip use. When connecting to a corresponding electrode terminal of a carrier or a package body, the height of the electrode terminal corresponding to the intermediate thick plated electrode of the flip-chip transistor is formed lower than the electrode terminals on both sides thereof, and the 1. A method of manufacturing a flip-chip transistor, comprising: interposing a buffer electrode between an intermediate thick plated electrode and the electrode terminal corresponding to the thick plated electrode, and bonding them under heat and pressure.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53126573A JPS5923466B2 (en) | 1978-10-13 | 1978-10-13 | Manufacturing method of flip-chip transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53126573A JPS5923466B2 (en) | 1978-10-13 | 1978-10-13 | Manufacturing method of flip-chip transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552230A JPS5552230A (en) | 1980-04-16 |
| JPS5923466B2 true JPS5923466B2 (en) | 1984-06-02 |
Family
ID=14938500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53126573A Expired JPS5923466B2 (en) | 1978-10-13 | 1978-10-13 | Manufacturing method of flip-chip transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923466B2 (en) |
-
1978
- 1978-10-13 JP JP53126573A patent/JPS5923466B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552230A (en) | 1980-04-16 |
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