JPS5923656B2 - Ｐｌｌ回路の同期判定信号形成回路 - Google Patents

Description

【発明の詳細な説明】 本発明はＰＬＬ（フェーズロックループ）回路に於て、
当該ＰＬＬ回路ループに入力された信号が基準信号に位
相同期したとき、それを検出して同期判定信号を送出す
る回路に関する。

前段より出力された信号を後段に入力する際に後段に於
ける信号処理の関係から上記信号をある基準信号に位相
同期させて入力することが必要となる場合がしばしば生
ずる。

このような場合に於ては前段との間にＰＬＬ回路等が挿
入され、前段より出力された信号は当該ＰＬＬ回路に於
て基準信号と位相同期をとつた後後段に入力されるよう
に構成される。このように構成された回路に於て、前段
より出力された信号が基準信号に同期する迄は当該信号
が後段に入力されるのを阻止し、同期した時点で後段に
入力されるようにしなければならず、このためにはＰＬ
Ｌ回路のループに入力された信号が基準信号に同期した
ことを検出する同期判定信号を作成する必要が生ずる。

本発明は上記同期判定信号を作成し送出する新規な回路
を提供することを目的とする。

以下、第１図及び第２図により本発明の実施例を詳細に
説明する。

第１図はＰＳＫ（フェーズシフトキーインク）信号の受
信復調に際して必要なＰＳＫ信号のキャリヤ同期回路に
本発明を実施した実施例の構成を示すブ頭ノク図、第２
図は第１図に於てイ〜二で示した個所の信号波形を示し
た図である。

第１図に於て、１は第１の周波数混合回路、２は第１の
ローカル発振回路、３は第２の周波数混合回路、４は中
間周波増幅回路、５は周波数逓倍回路、６は周波数弁別
回路、Ｔは第１のフィルター、８は第１の位相検波回路
、９はループフィルター、１０はオア回路、１１は第２
のローカル発振回路、１２は基準信号発振回路、１３は
第１の移相回路、１４は同期判定信号形成回路、１５は
第２のフィルター、１６は同期判定信号送出回路、ＩＴ
はゲート回路、１８はＰＳＫ信号復調回路であり、また
同期判定信号形成回路１４に於て、１４１は第２の移相
回路、１４２は第２の位相検波回路、１４３は第３の位
相検波回路、１４４は減算回路である。

本発明の実施例の説明にあたり、まずＰＳＫ信号のキヤ
リヤ同期回路の動作について説明する。

周知のようにＰＣＭ符号によりキヤリヤをＰＳＫ変調し
て送信するＰＳＫ信号送信装置に於ては中心周波数とな
るキヤリヤが消失し、ＰＳＫ信号受信装置には当該ＰＳ
Ｋ信号は側帯波のみによつて伝送される。

そこでＰＳＫ信号受信装置に於ては上記側帯波に基いて
中心周波数となるべき信号を再生し、ＰＳＫ信号送信装
置との同期をとるようにしなければＰＳＫ信号を正しく
復調することはできない。このＰＳＫ信号送信装置との
同期回路の要部は第１図に示す通りであり、その回路動
作を以下に説明する。ＰＳＫ信号送信装置から無線で伝
送されたＰＳＫ信号はＰＳＫ信号受信装置で受信される
と、まず第１の周波数混合回路１に入力される。

第１の周波数混合回路１では第１のローカル発振回路２
からの信号と受信信号との差の周波数（例えば１０．７
ＭＨＺ）を中心周波数とする第１中間周波信号１１Ｆを
作り、更に第２の周波数混合回路３に於て上記第１中間
周波信号１１Ｆと第２のローカル発振回路１１からの信
号との差の周波数（例えば４５５ＫＨＺ）を中心周波数
とする第２中間周波信号２１Ｆを作る。第２の周波数混
合回路３による第２中間周波信号２１Ｆの作成の基にな
る第２のローカル発振回路１１は後述するＡＦＣ回路（
自動周波数制御回路）ループ及びＰＬＬ回路ループに流
れる信号によつてその出力信号の周波数が制御される電
圧制御発振器、いわゆるＣＯで構成されていて、上記第
２中間周波信号２１Ｆは最終的には上記ＰＬＬ回路の基
準信号（後述する基準信号発振回路１２からの信号）に
位相同期した信号となる。

すなわち、第２の周波数混合回路３から出力された第２
中間周波信号２１Ｆは中間周波増幅回路４で増幅された
のち周波数逓倍回路５に入力され、ここで例えば周波数
が８逓倍される。従つて第２中間周波信号２１Ｆの中心
周波数が４５５ＫＨＺの場合、周波数逓倍回路５の出力
信号の中心周波数は３．６４ＭＨＺとなる。上記周波数
逓倍動作によつてＰＳＫ信号の側帯波のエネルギーは上
記中心周波数の近傍に集中され、このようにして中心周
波数の近傍に集中した信号は周波数弁別回路６に入力さ
れる。

周波数弁別回路６は上記信号の中心周波数からのずれに
対応した電圧信号を発生し、この電圧信号が第１のフイ
ルター７及びオア回路１０を経て第２のローカル発振回
路１１に入力される。第２のローカル発振回路１１は前
記したようにＶＣＯで構成されているので上記電圧信号
に基いて第２中間周波信号２１Ｆを制御する。上記第２
の周波数混合回路３を出て、中間周波増幅回路４、周波
数逓倍回路５、周波数弁別回路６、第１のフイルター７
、オア回路１０及び第２のローカル発振回路１１を経て
上記第２の周波数混合回路３に帰るループはＡＦＣ回路
のループを構成しており、このＡＦＣ回路ループはルー
プの途中に周波数逓倍を行う回路が挿人された特殊なＡ
ＦＣ回路ループであつて、このループによりＰＳＫ信号
の第２中間周波信号２１Ｆは中心周波数（例えば４５５
ＫＨＺ）の近傍のある範囲内に周波数が集中した信号と
なる。

上記周波数が集中する範囲は後述するＰＬＬ回路ループ
の同期可能な範囲（以下、プルインレンジという）にな
るように制御される。

ところで上記第２の周波数混合回路３を出て、中間周波
増幅回路５、第１の位相検波回路８、ループフイルタ一
９、オア回路１０及び第２のローカル発振回路１１を経
て上記第２の周波数混合回路３に帰るループは第１の移
相回路１３を経て基準信号発振回路１２から送られる信
号を同期の基準信号とするＰＬＬ回路を構成している。

すなわち、前記ＡＦＣ回路ループによつて当該ＰＬＬ回
路のプルインレンジ内に周波数が制御された第２中間周
波信号２１Ｆは第１の位相検波回路８に入力さ札ここで
第１の移相回路１３を経て人力される基準信号発振回路
１２からの基準信号との位相差が検出される。第１の位
相検波回路８はこの位相差に応じた電圧信号を出力し、
ループフイルタ一９、オア回路１０を経てこの電圧信号
が第２のローカル発振回路１１に入力され、当該第２の
ローカル発振回路１１の発振周波数が制御される。以上
の動作により第２中間周波信号２１Ｆは最終的には基準
信号発振回路１２から送出される基準信号に同期する。
尚、基準信号の周波数は（第２中間周波信号の中心周波
数×周波数逓倍回路５での周波数逓倍数）であり、前記
したように第２中間周波信号の中心周波数が４５５ＫＨ
Ｚ、周波数逓倍回路５の逓倍数が８逓倍の場合、基準信
号発振回路１２の発振周波数は３．６４ＭＨＺとなる。
以上、ＰＳＫ信号のキヤリヤ同期回路の動作概要につい
て述べたが、このキヤリヤ同期回路に於て出力される第
２中間周波信号２１Ｆが基準信号に同期すると、同期し
た時点で同期判定信号形成回路１４に於て同期判定信号
が形成され、第２のフイルタ一１５を経て当該同期判定
信号が同期判定信号送出回路１６に入力され、当該同期
判定信号送出回路１６に於てはゲート回路１７に連続し
て同期判定信号を送出する。ゲート回路１７は当該同期
判定信号によつてオンとなり基準信号に同期した第２中
間周波信号２１ＦがＰＳＫ信号復調回路１８に入力され
る。以上の動作に於て、同期判定信号形成回路１４の回
路構成が本発明の要部であり、以下この同期判定信号形
成回路１４について述べる。

第２中間周波信号２１Ｆが基準信号に同期したときの第
１の位相検波回路８に入力される基準信号の位相と上記
第２中間周波信号２１Ｆ（逓倍回路５を経た第２中間周
波信号）の位相、即ち第１図に於て口に出力される信号
の位相とイに出力される信号の位相とは、当該第２中間
周波信号２ＦがＯ相（ＰＳＫ信号がフエーズシフトを受
けていないとき）の場合に於て互にπ／２相だけ異つて
いる。

すなわち、第２中間周波信号２１Ｆの位相をＯ相とすれ
ば基準信号の位相はπ／２相となる。ところで本発明で
は第２中間周波信号２１Ｆの位相が基準信号の位相と同
期したことを判定するために、上記基準信号と第２中間
周波信号２１Ｆとが同相になつたこと、又はπ相だけ異
つたことを同期判定信号形成回路１４に於て検出するよ
うにしている。

したがつて基準信号発振回路１２から上記同期信号形成
回路１４に供給される基準信号の位相は前記ＰＬＬ回路
ループに供給される基準信号の位相とはπ／２相だけ異
つていなければならない。このため、基準信号発振回路
１２からの信号を第１の移送回路１３に入力し、ここで
位相が互にπ／２相だけ異つた２方向の基準信号とし、
一方をＰＬＬ回路ループに他方を同期判定信号形成回路
１４にそれぞれ入力するようにしている。第１の移相回
路１３から同期判定信号形成回路１４に入力された基準
信号は更に第２の移相回路１４１に於て一方は当該基準
信号と同相、他方は当該基準信号とπ相だけ異つた２方
向の基準信号にされてそれぞれ第２の位相検波回路１４
２及び第３の位相検波回路１４３に入力される。

従つて第２中間周波信号２１Ｆが基準信号に同期した時
点では第２の位相検波回路１４２に入力される２つ信号
の位相は同相であり、第３の位相検波回路１４３に入力
される２つの信号の位相は互にπ相だけ異つている。こ
の状態にあるときのイ〜二点の信号波形の関係を第２図
に於てＡの部分に示す。ところで前記ＰＬＬ回路が位相
同期状態に入るまではイに出力される第２中間周波信号
２１Ｆの位相とハ及び二に出力される基準信号の位相と
が同相又はπ相だけ異つた位相とはならず各々の信号の
周波数の差のビード状態におかれ、第２の位相検波回路
１４２及び第３の位相検波回路１４３の出力は零である
。そして前記ＰＬＬ回路が位相同期状態に入ると第２図
Ａの部分に示す如く、第２中間周波信号２１Ｆの０相（
フエーズシフトを受けていない状態の第２中間周波信号
２１Ｆ）に於て、イに出力される第２中間周波信号２１
Ｆとハに出力される基準信号とは互に位相が同相であり
、又イに出力される第２中間周波信号２１Ｆと二に出力
される基準信号とは互に位相がπ相だけ異つており、第
２の位相検波回路１４２と第３の位相検波回路１４３と
は各々独立に、互に絶対値が等しく極性が逆のある直流
電圧を出力する。すなわち第２の位相検波回路１４２の
出力する直流電圧をｅ（７）とすれば第３の位相検波回
路１４３の出力する直流電圧は−ｅ（Ｖ）となる。この
直流電圧ＥＣＶ）と−ｅ（Ｖ）が減算回路１４４に入力
されると、この減算回路１４４ではｅ−（−ｅ）＝２ｅ
Ｃ１） の減算処理がなされ、同期判定信号が２ｅ（Ｖ）の高出
力で得られる。

減算回路１４４はオペレーシヨナルアンプを使用したア
ナログ回路で構成できる。

すなわちオペレーシヨナルアンプの出力から（へ）入力
に抵抗を介した帰還路を形成し、かつ、（ト）入力を抵
抗を介して接地した回路は減算回路として広く知られて
いる回路であり、このように構成したオペレーシヨナル
アンプの…入力及び（へ）入力にそれぞれ第２の位相検
波回路１４２及び第３の位相検波回路１４３の出力を接
続することにより上記したように絶対値２ｅ（Ｖ）の高
出力の同期判定信号が容易に得られる。同期判定信号形
成回路１４で形成された２ｅ（Ｖ）の同期判定信号は第
２のフイルタ一１５を経て同期判定信号送出回路１６に
入力され、当該同期判定信号送出回路１６はＰＳＫ信号
が入力されている間連続して同期判定信号をゲート回路
１７に送出し、当該ゲート回路１７は上記同期判定信号
が入力されている間中オンとなる。

入力信号がデータによりフエーズシフトを受けたとき、
それに従つて第２中間周波信号２１Ｆもフエーズシフト
を受ける。

例えば第２図に於てＢ，Ｃに示すようにイに出力される
第２中間周波信号２１Ｆが一π／２相又はπ／２相で出
力される。この一π／２相又はπ／２相の第２中間周波
信号２１Ｆとハ及び二に送出される基準信号とは同相で
なく又はπ相の位相差を生じないため第２の位相検波回
路１４２及び第３の位相検波回路１４３はいずれも出力
が零であり、同期判定信号形成回路１４からは同期判定
信号が送出されない。しかしながらＯ相の第２中間周波
信号２１Ｆがイ点に出力された時点で当該第２中間周波
信号２１Ｆは既に同期しており、この時点で同期判定信
号送出回路１６から連続的に同期判定信号が出力されて
いるので第２中間周波信号２１Ｆはフエーズシフトされ
ているか否かにかかわらずＰＳＫ信号復調回路に正しく
入力される。以上、詳細に説明したように本発明によれ
ばＰＬＬ回路に入力された信号が基準信号に同期したこ
とを検出する同期判定信号を高レベルの出力で得ること
ができるので同期判定動作の能力を著しく高めることが
でき、安定したＰＳＫ信号の復調作用が可能となり、本
発明は極めて顕著なる効果を奏するものである。

尚、本発明はＰＳＫ信号の復調回路は云うに及ばず、あ
らゆるＰＬＬ回路の同期判定回路に実施できることは明
らかである。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すプロツク図、第２
図は第１図に於てイ〜二で示す個所の信号波形を示す図
である。 （主な記号）、１４・・・・・・同期判定信号形成回路
、８，１４２，１４３・・・・・・位相検波回路、１２
・・・・・・基準信号発振回路、１３，１４１・・・・
・・移相回路、１４４・・・・・・減算回路。

Claims (1)

【特許請求の範囲】
1. １ ＰＬＬ回路の同期基準信号を発振する発振回路と、
   同期基準信号を互にπ／２相異ならしめて２方向に出力
   し、一方向の出力をＰＬＬ回路に属する第１の位相検波
   回路に入力する第１の移相回路と、該第１の移相回路の
   上記とは異なる他の一方向の出力を入力とし、一方は当
   該入力と同相で、他方は当該入力とπ相意ならしめて２
   方向に出力する第２の移相回路と、該第２の移送回路の
   一方の出力とＰＬＬ回路の出力とを入力とする第２の位
   相検波回路と、上記第２の移送回路の他方の出力とＰＬ
   Ｌ回路の出力とを入力とする第３の位相検波回路と、上
   記第２の位相検波回路の出力と上記第３の位相検波回路
   の出力との差を出力する減算回路から成り、該減算回路
   の出力をＰＬＬ回路の同期判定信号としたことを特徴と
   するＰＬＬ回路の同期判定信号形成回路。