JPS5924426B2 - 漢字パタ−ン記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は漢字パターン記憶装置に関するものである。

近年、電子計算機システムを使つた日本語処理が盛んに
なつた。

日本語処理を行うためには漢字を含む日本文を出力する
ために、漢字パターン記憶装置を使用する。漢字のｌ字
は１６×１８、２４×２４または３２×３２ドット等の
ドットマトリクスで表現される。一例としてｌ文字当り
１６×１８のドットマトリクスを用いて３千字分の漢字
・図形記号等を表わすためには、８６万４千ビットもの
記憶容量を必要とする。より大きいドットマトリクスを
用いると字形は美しくかつ見易くなるが、そのためには
より大きな記憶容量が当然必要となる。電話回線を介し
てプリンタ等の端末装置と遠方の電子計算機とを接続し
て日本文を印字させる場合には、電話回線上での伝送情
報量を少なくするため、漢字パターンを記憶を端末装置
に内蔵させることが望ましい。

現在、端末装置の価格を安くするため漢字パターン記憶
の集積回路化が進められている。集積回路技術の急速な
進歩から、近い将来、ｌ素子内に３千字程度（１００万
ビット前後）の記憶容量をもつ記憶素子が実現しよう。
このような場合に、１００万ビットもの記憶容量をもつ
記憶素子の内部にきわめて少数の不良ビットの存在が許
容されると、記憶素子の歩留りは大きく向上しよう。本
発明の一つの目的は数十字程度の不良文字、すなわち数
千字程度の全記憶文字数の数％程度にあたる不良文字の
データを内蔵する大容量記憶素子の使用を許容すること
によつて大容量記憶素子の歩留りを向上し、その結果、
安価な漢字パターン記憶装置を提供することにある。

本発明の他の目的は、上記不良文字のデータに対応する
正しい文字データを蓄える予備の記憶素子の記憶容量を
節減して、漢字パターン記憶装置の低価格化を図ること
にある。

本発明の更に他の目的は、上記大容量記憶素子から続み
出した不良文字データを予備の文字データと書き換える
ための所要時間を短縮することにある。

上記の目的を達成哀る本発明によれば、漢字パターン記
憶素子、該素子内に記憶した漢字パターンの不良部分に
ついてのみ正しい部分パターンを記憶する予備の漢字パ
ターン記憶素子、不良部分を含む漢字パターンを出力す
るに際し該不良部分を前記予備の漢字パターン記憶素子
内に記憶した正しい部分パターンで置換えて出力する出
力手段を具備した漢字パターン記憶装置が提供される。

以下本発明の更に詳細を実施例によつて説明する。第１
図は本発明の一実施例のブロック図である。１は所要量
、例えば約３千字分の記憶容量をもつ漢字パターン記憶
素子（以下、「ＫＰＭ」と略称する）である。

ここで１文字は１６×１８ビツトのドツトマトリクスで
表わされる。ＫＰＭｌとしては集線回路製造途中に使用
するホトマスクにより文字データを書込む読取り専用記
憶素子、または電気書込み形の読取り専用記憶素子など
を用いることができる。ここでＫＰＭｌは数十字分の不
良文字データを含むことが許容される。２は読み書き可
能なバツフア記憶である。

バツフア記憶２は典型的には一字ないし数百字分の記憶
容量をもつが、一般にその記憶容量はプリンタ、ブラウ
ン管デイスプレイその他の端末装置の種類によつて異な
る。３は電気書込み可能なフイールドプログラマブルロ
ジツクアレイ（以下、「ＦＰＬＡ」と略称する）であり
、このＥＰＬＡは内部に論理積発生部と論理和発生部と
を有している。

ＰＬＡについては、ＤＲ．ＷｉＩＩｉａｍＮ．Ｃａｒｒ
他著゜“ＭＯＳ／ＬＳＩＤｅｓｉｇｎａｎｄＡｐｐＩｉ
ｃａｔｉＯｎ゛の８章その他で公知である。ＦＰＬＡ３
はＫＰＭｌの中に含まれる不良文字アドレスと、各不良
文字に対応して予備の漢字パターン記憶素子に蓄える正
しい文字データのアドレスを内蔵する。４は予備の漢字
パターン記憶素子（以下、「ＳＰＭ］と略称する。

）であり、具体的には電気的に書込み可能な読取り専用
記憶素子（ＥＰＲＯＭ）で購成され、数十字分の記憶容
量を有している。ＫＰＭｌの不良検査並びに不良に対応
したＥＰＬＡ３及びＳＰＭ４への書込みは、ＫＰＭｌの
製造後にミニコンピユータ等の処理装置を使用して行う
。

この処理装置はＫＰＭのテストプログラム、ＫＰＭ内の
正しいデータならびにＦＰＬＡ及びＳＰＭへの書込みプ
ログラムを蓄積したデスク等のメモリ装置を備えており
、これに、ＫＰＭｌならびにＰＲＯＭ書込み器を介して
ＦＰＬＡ３及びＳＰＭ４が接続される。この処理装置は
、ＫＰＭｌの文字アドレスを指定して対応の文字データ
を読取りこれを内蔵の正しい文字データと照合し、不良
文字があれば、この不良文字アドレス、対応のＳＰＭ内
先頭アドレス及び後述する不良プロツクアドレスをＦＰ
ＬＡ３に書込み、同時に正解データをＳＰＭ４に書込む
。第１図中の５はバツフア記憶２およびＳＰＭ４その他
の読み書き等を制御する記憶制御回路である。

制御回路５は後に詳しく説明するように慣用の論理素子
を組合せて作ることもできるし、プログラム内蔵のマイ
クロプロセツサを使用することもできる。６〜１３は信
号線である。

信号線６へは文字アドレス信号が入力される。文字アド
レスの一例として、ＪＩＳ−Ｃ６２２６で決められた１
４ビツトの図形文字用符号や、文字対応に０，１，２，
３・・・と割付ける１２ビツト程度の２進符号等を用い
る。信号線７へはＫＰＭｌからの読取りデータが出力さ
れる。本実施例では信号線７は１６ビツト幅をもつ。し
たがつて、１文字を出力するために、１６ビツト幅のデ
ータが１８回信号線７へ出力され、これがバツフア２へ
順次書込まれる。信号線８へは端末装置のタイミング信
号に同期して、バツフア記憶２に記憶している文字デー
タが出力される。ＫＰＭｌに蓄積された正常な文字デー
タは上述した経路で信号線８に出力される。文字アドレ
ス信号はＫＰＭｌに入力されると同時に信号線６を介し
てＦＰＬＡ３にも入力される。

文字アドレス信号がＦＰＬＡ３に入力されると、ＦＰＬ
Ａ３は第２図に示す形式の１１ビツト幅のデータを出力
する。但しＦＰＬＡ３は、ＫＰＭｌ内の不良文字が読み
取られる時のみ有意のデータを出力する。第２図におい
てビツト０〜７はＫＰＭｌ内の不良文字毎に用意された
予備の文字データのＳＰＭ４上の先頭アドレスを示し、
これは信号線９に出力される。本実施例では、ＫＰＭｌ
に含まれる２５６文字までの不良文字データをＳＰＭ４
に蓄積した予備の文字データと置き換えることができる
。但し、後述のモード部への割当とＳＰＭ４の記憶容量
いかんによつては予備切替えできる不良文字２５６以下
となることもある。第２図のビツト８〜１０は、ＳＰＭ
４に蓄積された不良文字毎の予備の文字データの状態を
識別するためのモード部であり、これは信号線１０に出
力される。

このモード部の機能を第３図および第４図を用いて説明
する。第３図は１６×１８ドツトマトリクスの一例を示
す。

第３図中の１を付したセクシヨンはデータ“ビを表わし
、空白のセクシヨンはデータの“０゜゛を表わす。第３
図の例では漢字の“亜”が示されている。第１図のＫＰ
Ｍｌは１６ビツトからなる行を単位として信号線７へ文
字データを読み出す。第３図中の１４行１１列の“ｌ゛
および１５行１０列の“０゛は素子の製造工程で生じた
不良ビツトの存在例を示す。このような不良ビツトはプ
リンタで印字すると余計な黒点または文字の部分的な欠
けとなつて現われる。第４図は第３図に示す１６×１８
ドツトマトリクスを領域Ａ乃至Ｆに区分したものである
。第２図のモード部のビツト８〜１０は０〜７の８通り
の数値が表現できる。

この０〜７の数値を第４図に示すＡ−Ｆのプロツクと例
えば以下のように対応づける。第１図の記憶制御回路５
は信号線１０上に全て“Ｏ゛が出力された時、ＫＰＭｌ
から正常文字が出力されたと判断して特別な動作を行わ
ない。

信号線１０に１〜７が出力された時には、記憶制御回路
５はモード毎に設定されたＡ−Ｆのプローツクに相当す
る領域の文字パターンをＳＰＭ４から遂時読取り、バツ
フア記憶２の該当の記憶場所の内容を書き換えるように
動作する。信号線１２へはＳＰＭ４へのアドレス信号、
信号線１３にはバツフア記憶２のアドレス信号等が出力
される。ＳＰＭ４からの読み出すデータ量はモードごと
に異なるので、記憶制御回路５は信号線９に出力された
ＳＰＭ先頭アドレスと信号線１０のモード信号とを参考
にして所要数のアドレス信号およびＳＰＭ読み取り起動
信号を発生する。記憶制御回路５はＳＰＭ４を起動し、
ＳＰＭ４から読み出された予備の文字データは信号線１
１を介してバツフア記憶２へ書込まれる。この時、バツ
フア記憶２へのアドレス信号は記憶制御回路５から信号
線１３を介して送られる。第３図に示す不良文字“亜”
の例ではＥプロツクの６４ビツトだけをＳＰＭ４に予備
として用意すればよい。第５図は第１図のバツフア記憶
２の一実施例のプロツク図であり、２０は読み書き可能
なメモリ、２１は書込みデータセレクタ、２２は書込み
データレジスタ、２３は読み書き制御回路、２４はアド
レスセレクタ、２５はアドレスレジスタである。

書込みデータセレクタ２１へはＫＰＭの読み取りデータ
（信号線７）及びＳＰＭの読み取りデータ（信号線１１
）が入力し、記憶制御回路５からのデータ選択信号（信
号線１３ａ）によつて文字不良の有無に応じていずれか
一方のデータが選択され、書込みデータレジスタ２２に
読み込まれる。記憶制御回路５からの書込みアドレス信
号及びアドレス選択信号がそれぞれ信号線１３ｄ及び１
３ｃを介してアドレスセレクタ２４に入力し、書込みア
ドレスがアドレスレジスタ２５に読み込まれる。記憶制
御回路５からの書込み指令が信号線１３ｂを介して読み
書き制御回路２３に入力し、これを受けた回路２３は読
み書き可能なメモリ２０に読み書き指令を発する。この
ようにしてメモリ２０に書き込まれた文字データは、端
末装置からの読み取り指令（信号線１５ｂ）及び読み取
りアドレス信号（信号線１５ａ）に従つて信号線８上に
読み出される。第６図は、第１図の記憶制御回路５の一
実帷例のプロツク図であつて、５０はバツフア記憶２用
のアドレス発生・制御回路、５１はモード識別回路、５
２はＳＰＭ用アドレスカウンタ、５３はカウンタ歩進制
御回路、５４はタイミング回路である。

モード識別回路５１は信号線１０上のモード信号をデコ
ードし、アドレス発生・制御回路５０．カウンタ歩進制
御回路５３及びタイミング回路５４の動作を制御する。
信号線１０上のモード信号がＫＰＭｌからの正常文字読
出しを示すオール“０゛であれば、制御回路５０はＫＰ
Ｍｌからの正常文字をバツフア記憶２へ書込むために、
第５図で説明したデータ選択信号、アドレス選択信号、
算出した書込みアドレス信号及び書込み指令を信号線１
３を介してバツフア記憶２に出力する。信号線１０上に
不良文字に関するデータが出力されると、モード識別回
路５１はこれをデコードして不良文字のどのプロツクを
訂正するかを制御回路５０に伝え、ＳＰＭ４からの訂正
データ読取り回数をカウンタ歩進制御回路５３に伝える
。制御回路５０は、モード識別回路５１からの情報に基
いてバツフア記憶２のアドレスを算出し、ＳＰＭ用アド
レスカウンタ５２に同期してバツフア記憶２へ送出する
アドレスを更新する。ＳＰＭ用アドレスカウンタ５２は
、信号線９上に出力されたＳＰＭ（先頭）アドレスをセ
ツトし、その後カウンタ歩進制御回路５３からの信号に
同期してその内容であるアドレスを歩進する。上述した
動作を行うため、制御回路５は必要に応じて信号線１４
を介して上位装置から制御信号を受ける。この場合、上
位装置は信号線６に文字アドレス信号を送出したことを
信号線１４を介して制御回路５に伝え、また、不良文字
の訂正を行つている間文字アドレス信号の送出を中止す
べき旨の制御回路５からの信号を信号線１４を介して受
取る。第６図に示した記憶制御回路５は、慣用の論理素
子を組合せる構成例であるが、これに代えてプログラム
内蔵のマイクロプロセツサを使用する購成とすることも
できる。

このように本発明によれば、不良文字のｌ字分すべての
文字データを用意せずにすむので、ＳＰＭ４の記憶容量
を少なくする利点を得る。

なお、第２図に示すモード部４ビツト以上に多くする変
形を行うこともできるし、また、第４図に示す区分例の
他に左半分（Ａ−Ｃプロツクの全体）、右半分（Ｄ−Ｆ
プロツクの全体）というように区分するなど各種の変形
を行うことができる。第７図は本発明の他の実帷例のプ
ロツク図である。

第７図中第１図と同一の参照符号を付した機能プロツク
は第１図と同一の機能プロツクである。第７図における
ＦＰＬＡ３″は、第１図におけるＦＰＬＡ３にＳＰＭ４
を組込んだプロツクに相当し、また第７図の記憶制御回
路５″の機能は第１図の記憶制御回路５の機能とはぼ同
一である。第７図において信号線６に文字アドレス信号
が入力された時、ＫＰＭｌ、バツフア記憶２及び記憶制
御回路５″は、第１図の場合と同じ動作をする。

信号線６に入力された文字アドレスがＫＰＭｌ内の不良
文字を指定した時には、ＦＰＬＡ３″は第８図に示す１
４ビツトの信号を出力する。第８図のピットＯ〜７は第
７図の信号線１１に、第８図のビツト８〜１３は第７図
の信号線２０に出力される。ＫＰＭｌから読み取つた文
字が正常な時には第８図に示すＯ〜１３ビツトは全て“
゜０”を示す。この時、記憶制御回路５″は予備による
文字訂正動作をしない。ビツト８〜１３の内容はＯ〜６
３までの値を取りうるが、第９図に示すようにこれらを
１８×１６ドツトマトリクスの３６個のプロツクに割付
ける。すなわち、ＫＰＭｌ中の不良文字が読み取られた
時、ＦＰＬＡ３″の出力のビツト８〜１３の内容は１４
〜３１，４６〜６３のうちのいずれかの値をとる。６３
，６２，６１，６０，・・・の数は、６４進数の補数を
とると０，１，２，３，・・・となることに留意された
い。

第８図のビツトＯ〜７はビツト８〜１３で示すプロツク
の予備の文字データを表わす。

記憶制御回路５″は信号線２０に出力されるプロツク名
を参照して、信号線１３にアドレス信号等を出力し、信
号線１１上に出力された予備の文字データをバツフア記
憶２内の該当記憶場所に書き込む。このようにＦＰＬＡ
３′は、予備の漢字パターン記憶素子と、不良文字アド
レスと該予備の漢字パターン記憶素子上の正しい文字デ
ータのアドレスとの対応関係を保存する手段とを一つの
回路素子内に包含する。また、第８図において予備の文
字データのビツト幅を任意のビツト数に設定することが
できる。第７図において、フリツプフロツプからなるレ
ジスタを内蔵するＦＰＬＡ３″を用いると、入力された
一つの不良文字アドレス信号をＦＰＬＡ３Ｉ内で修正し
ながら数回帰還させることにより、第８図に示す形式の
データを上記帰還の回数に等しい数だけ第７図の信号線
１１および２０へ出力することができる。

すなわち、複数の不良プロツクを含む文字を複数プロツ
クの正しいデータを用いて訂正することも可能である。
以上、ドツトの集合を用いて文字を形成する場合を説明
したが、ベクトルの集合を用いて文字を形成する場合に
も本発明が適用できることは本発明の要旨から明らかで
ある。以上詳細に説明したように、不良文字に対して予
備を備えた本発明により、大容量の漢字パターン記憶素
子にある程度の不良文字の存在を許容することができる
ので、この種装置の製造上の歩留りを引き上げ低価格化
を達成することができる。

また本発明においては、各不良文字についてその全体を
予備として記憶しないで部分パターンのみを記憶してい
るので、記憶容量の小さな低価格の装置を実現すること
ができる。さらに本発明によれば、不良文字の読出し開
始とほぼ同時（数マイクロ秒以内）に不良文字の修正動
作が開始されるので、極めて高速な動作が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のプロツク図、第２図乃至第
４図は第１図の動作を説明するための概念図、第５図、
第６図はそれぞれ第１図のバツフア記憶２、記憶制御回
路５の一実施例のプロツク図、第７図は本発明の他の実
施例のプロツク図、第８図、第９図は第７図の動作を説
明するための概念図である。 １・・・・・・漢字パターン記憶素子（ＫＰＭ）、２・
・・・・・バツフア記憶、３，３″・・−・・・フイー
ルドプログラマブルロジツクアレイ（ＦＰＬＡ）、４．
．．・．．予備の漢字パターン記憶素子（ＳＰＭ）、５
，５″・・・・・・記憶制御回路、６〜１５，２０・・
・・・・信号線。

Claims (1)

【特許請求の範囲】
1. １ 漢字パターン記憶素子、該素子内に記憶した漢字パ
   ターンの不良部分についてのみ正しい部分パターンを記
   憶する予備の漢字パターン記憶素子、不良部分を含む漢
   字パターンを出力するに際し前記予備の漢字パターン記
   憶素子内に記憶した正しい部分パターンで前記不良部分
   を置換えて出力する出力手段を具備したことを特徴とす
   る漢字パターン記憶装置。