JPS5924464B2

JPS5924464B2 - 電子式表示装置

Info

Publication number: JPS5924464B2
Application number: JP8967076A
Authority: JP
Inventors: 修一後藤; 憲治川谷
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1976-07-29
Filing date: 1976-07-29
Publication date: 1984-06-09
Also published as: JPS5315726A

Description

【発明の詳細な説明】本発明は、数字又は文字等の表示をする表示部を備えた
電子式表示装置に関し、特に表示部及び回路を駆動させ
る電源の供給方式を改良した電子式表示装置に関する。

表示部を備えた装置、ここでは、電子式卓上計算機（以
下略して電卓という。

）を例にして説明する。第１図には信号の流れにそつた
電卓の基本的な構成の一例を示してある。

入力部１には、希望の演算を行わせるのに必要な数字及
び各種演算命令を指定する信号が印加される。この信号
は、制御部２とレジスタ３に送られる。レジスタ３では
、送られてきた数字信号に対応した数字を記憶する。レ
ジスタ３の記憶内容は演算の進行に従つて順次変更して
いく。表示部４では、レジスタに記憶されている情報に
対応して所定の表示を行なう。又、制御部２では入力部
１からの信号を解読した後所定の信号をメモリ５及び演
算部６へ送る。メモリ５では、送られてきた信号に従つ
て情報を記憶したり、この信号に対応して、すでに記憶
されている情報を読み出して演算部６に送り出したりす
る。演算部６では制御部２及びメモリ５からの信号によ
り所定の演算を行ないその結果をレジスタ３に送る。レ
ジスタ３ではこの結果を記憶する。この結果はメモリ５
にも送られ記憶されることもある。そして、表示部４で
はレジスタ３の記憶内容に従つて所定の表示を行う。又
、制御部２はクロックパルスを発生させる回路を備えて
いる。このクロックパルスは演算部６、レジスタ３、表
示部４に共通に送られ、これらの同期をとつている。以
上の構成をもつ電卓における従来の駆動電源の供給方式
の一例を第２図に示す。電源Ｔには、２つの端子８、９
がある。端子８は、表示部４及び入力部１に接続されて
おり、それぞれに比較的高い電圧Ｖ２の電源を供給して
いる。端子９は、制御部２、メモリ５、演算部６、レジ
スタ３に接続されており、それぞれに電圧Ｖ２よりも低
い電圧Ｖ１の電源を供給している。表示部に螢光表示管
、液晶等を用い、他の制御部２、メモリ５、演算部６、
レジスタ３などの回路を半導体基板上に形成したときの
電圧Ｖ２は、電圧Ｖ１よりも２〜３倍程高いのが普通で
ある。すなわち、前記の材料を用いて表示を行わせた場
合の必要な電圧は、半導体基板上に形成された回路を動
作させるのに必要な電圧より、一般に２〜３倍程度高い
。このため、２種類の電圧の電源が用いられている。た
とえば、螢光表示管を用いて表示を行なうのに必要な最
低電圧は、約２５Ｖ程度であり、液晶を用いた場合には
、最低約１５Ｖ程度の電圧が必要となる。これに比して
、前記半導体基板上に形成された回路を動作させるのに
必要な電圧は、約８Ｖ程度で充分である。しかし８Ｖ以
上でも３０ｖ程度までならば、通常の場合は正常な動作
をする。しかし電力消費の節約の面から、通常は８Ｖ程
度で駆動させている。又、入力部１には、表示部４に印
加される電圧と同じ電圧の電源が印加されている。

これは、ダイナミツク方式による表示を行なうときなど
において、表示部４を駆動するときに印加されるパルス
列を入力部１にも印加しているためである。このように
すると、入力部１において使用するパルス列を作り出す
回路を特別に設ける必要がないため回路が簡単になる。
つぎに、従来の制御部２に主に用いられているリードオ
ンリメモリ（以下略してＲＯＭという。

）についてのべる。第４図には、０Ｒ論理によるＲＯＭ
を示してある。

端子１１，１２は入力端子であり、入力信号１１，１２
が印加される。ＮチヤンネルのＭＯＳ型電界効果トラン
ジスタ（以下略してＦＥＴという。）１３〜２０は、０
ｎ−０ｆｆ動作をするスイツチング用ＦＥＴである。こ
の動作に対応して、端子２１〜２４に出力があられれる
。ＮチヤンネルのＦＥＴ２５〜３２も同様に０ｎ−０ｆ
′ｆ動作をするスイツチング用ＦＥＴである。端子３３
〜３７は出力信号０１，０２，０３，０４，０５があら
れれる出力端子である。又、ＦＥＴ３８〜４６は負荷と
して用いられており、端子４７，４８は、電源電圧Ｖ１
が印加される端子である。つぎに、この回路の動作につ
いて説明する。入力端子１１にＦＥＴｌ３，ｌ４を０ｆ
ｆ状態にするような電圧が印加され、入力端子１２には
、ＦＥＴｌ５，ｌ８を０ｆｆ状態にするような信号が印
加されたとする。この信号により、ＦＥＴｌ３，ｌ４及
びＦＥＴｌ５，ｌ８が０ｆｆ状態となる。そして、端子
２１が電源電圧Ｖ１と同じ電圧レベルへと変化する。こ
のため、ＦＥＴ２５，２７が０ｎ状態となり、出力端子
３４，３６の電圧レベルがＶ１の電圧レベルから接地電
圧と同じ程度の電圧レベルへと変化する。このような回
路を実際に半導体基板上に形成した場合、スイツチング
用ＦＥＴｌ３〜２０及びＦＥＴ２５〜３２と、負荷用Ｆ
ＥＴ３８〜４６とは所定の抵抗比をもたせる必要がある
。

すなわち、スイツチング用ＦＥＴｆ）０ｎ抵抗を負荷用
ＦＥＴの抵抗に比較して十分小さく必要がある。これぱ
、スイツチング用ＦＥＴが０ｎ状態となつたときに、負
荷用ＦＥＴの０ｎ抵抗とスイツチング用ＦＥＴの抵抗比
で決まる出力レベルをなるべく接地電圧と同じ程度の電
圧レベルにしたいからである。このような抵抗比をもた
せる方法の一つとして、スイツチング用ＦＥＴのチャネ
ルが形成される領域の巾をソース・ドレイン間の距離に
比較して充分大きくする方法がある。しかし、この方法
では全体のＲＯＭ占有面積がどうしても大きくなつてし
まう。又、０Ｒ論理でＲＯＭを設計すると各出力線間に
１本の接地線をもうける必要があり、これによつても占
有面積が大きくなる。

このように占有面積が大きくなると、回路を一つの半導
体基板上に形成することが不可能となつたり、又形成で
きたとしても、面積が大きい為歩留りが悪くなることに
より製造コストが上昇するという欠点が生ずる。

上記の回路は、２入力に対し、５つの出力をとる回路に
ついて説明している。

しかし実際には、入力及び出力線の数は、それぞれ８入
力、２４出力程度が普通であり、上記の欠点は、入力及
び出力線の数が増加する程問題となる。すなわち、入力
及び出力線の増加にともない、素子の数及び、配線の数
も著しく増大するからである。本発明は、上記の欠点を
解消するために、ＡＮＤ論理によつて高密度にＲＯＭを
構成し、その電源として、表示部に用いている比較的高
い電圧の電源で回路を駆動させることにより、信頼性が
良く、又論理スピードが速い電子式表示装置を提供する
ことを目的とする。

第３図は本発明の一実施例をプロツク図で示したもので
ある。

この図に示すように、制御部２への電源には、電圧Ｖ２
の電源及び電圧Ｖ１の電源の２つの電源が用いられてい
る。すなわち、ＲＯＭの回路を動作させるためには比較
的高い電圧２の電源を用い、クロツクパルスなどを発生
させる回路を動作させるためには、消費電力を節約する
ために比較的低い電圧の電源を用いている。このＲＯＭ
に用いた電源は、通常の回路を動作させるための電源よ
りも２〜３倍程度高い。このように制御部２へ高い電圧
を供給すると、制御部２のＲＯＭを第５図に示すように
ＡＮＤ論理で構成したとき、以下に説明するように非常
に効果がある。つぎに、本発明の一実施例であるＡＮＤ
論理によるＲＯＭの回路について説明する。この回路に
｝ける入出力波形の高レベル及び低レベルは、第４図の
人出力波形の低レベル、高レベルに対応している。まず
、この回路の構成について説明する。

端子５５，５６は、人力信号１１，１２が印加される入
力端子である。ＦＥＴ５７〜６４は入力信号に従つて０
ｎ−０ｆｆ動作をするＮチヤネルのスイツチング用ＦＥ
Ｔである。この動作により、端子６５〜６８の電圧レベ
ルが変化する。又、ＦＥＴ６９〜７６は、前記のＦＥＴ
と同様０ｎ−０ｆｆ動作をするＮチヤネルスイツチング
用ＦＥＴである。端子７７〜８１は出力端子である。端
子８２，８３は表示に用いる電源と同じ電圧レベルの電
圧Ｖ２が印加される端子である。ＦＥＴ８４〜９２は、
負荷用のＦＥＴであり、このゲートにはクロツクパルス
φ，，φ２印加される。端子９３〜９６はそのクロツ
クパルスが印加される端子である。つぎに、この回路の
動作について述べる。

まず、クロツクパルスφ２，φ１の波形を第６図に示し
てある。φ２の電圧レベルがＶ２のときは、端子６５〜
６８を含む配線路と基板との間の容量に電荷が充電され
ているときである。そして、接地電圧レベルのときが動
作領域となる。φ２の電圧レベルが２のときは、負荷Ｆ
ＥＴ８４〜８７が０ｎ状態となるため、端子６５〜６８
を含む配線路と基板との間の容量に電荷が充電される。

そしてφ２の電圧レベルが接地電圧レベルになると、入
力端子５５，５６に印加される信号に従つてスイツチン
グ用ＦＥＴ５７〜６４のうちの所定のＦＥＴが０ｎ状態
になる。これにより、端子６５〜６８を含む配線路の中
のいずれか一本の電圧レベルが接地電圧レベルへと変化
する。これは、０ｎ状態となつたＦＥＴを介して、端子
６５〜６８のいずれか一つの端子と端子９３との間に放
電路が形成され、たくわえられた電荷が端子９３へ放電
するからである。たとえば、第６図に示す１１，１２の
信号を印加したとすると、端子６５〜６８には、それぞ
れ、Ａ−Ｄで示される波形があられれる。又、端子６５
〜６８の状態により、スイツチング用ＦＥＴ６９〜７６
が０ｎ状態又は０ｆｆ状態となる。もしも、出力端子７
７〜８１を含む配線路と端子９５を含む配線路との間の
ＦＥＴがすべて０ｎ状態ならば、この間に放電路が形成
される。放電路が形成されると出力端子の電圧レベルは
接地電圧レベルとなり、もし放電路が形成されなければ
出力端子の電圧レベルは電源電圧と同じ電圧レベルに保
たれる。このときも、前記と同様にφ１の電圧レベルが
Ｖ２のときは、出力端子７７〜８１を含む配線路に電荷
が充電されるときであり、接地電圧レベルのときが動作
領域となる。端子６５〜６８の電圧波形に対応した出力
波形は、たとえば第６図に示すような波形となる。この
実施例に卦いては、２入力に対し５出力となつているが
一般に電卓等に用いるＲＯＭの入出力の数は、それぞれ
、８入力、２４出力程度である。

以上のように構成すると、負荷用ＦＥＴとスイツチング
用ＦＥＴとは、第４図に示す回路のように特定の抵抗比
をもたせる必要はなく、全く同一のＦＥＴで構成しても
良い。

これは、負荷肛ＥＴ及びスイツチングＦＥＴの両方とも
、０ｎ−０ｆｆ動作のみが問題となり、抵抗比などは問
題とならないからである。これは、回路を半導体基板上
に形成するときに、ＦＥＴの占有面積を最小にして設計
できることを示す。このため、ＲＯＭの占有面積が非常
に縮小される。同時に出力線間の接地線を設ける必要が
ないのも占有面積の縮小比になる。これは、特にシステ
ムなどが大規摸になつたときなどに訃いて効果がある。
すなわち、一半導体基板内の集積度を増すことができ、
歩留り及び信頼性が向上する。この回路に｝いては、放
電又は充電時に｝ける特性が、配線路と基板との間の容
量と、配線部の抵抗及びＦＥＴの０ｎ抵抗との積によつ
て決まる。

これはスイツチング用ＦＥＴが直列に接続される数が多
くなることにより、この部分の抵抗が大きくなつた場合
に、動作電圧に達する時間が長くなることを示している
。このため従来のように駆動電源として、半導体基板に
形成される回路を駆動させるのと同じ低い電圧の電源を
用いたときには、誤動作を防止するためにクロツクパル
スφ１，φ２のパルス巾を十分にとらなければならない
。そのため、演算時間が非常に長くなる。又、動作電圧
に達するまでの時間が長くなると次段の回路等を動作さ
せるときの誤動作の原因となる事も考えられ信頼性が低
下する。このような理由により、従来に卦いては入力及
び出力線の数が必然的に制限されることになり、システ
ムの大規模化が困難であつた。しかし、本発明のように
、動作電源として従来使用していた電圧Ｖ１よりも２〜
３倍程度高い電圧Ｖ２の電源を用いれば、消費電力を少
し犠性にするだけで上記のような欠点は解消される。

すなわち、動作電圧までの上昇速度が速くなることによ
り、クロツクパルスの巾が小さくても誤動作しない。こ
のため、演算に要する時間を短くできる。ニ本発明によ
れば、高い電圧の電源として、表示に使用している電源
を用いているので、別に高い電圧の電源を設ける必要が
ない。な訃、φ１，φ２のクロツクパルスを発生させる
ためには第７図に示す回路を用いれば良い。

す！なわち、入力端子１０１に電圧Ｖ１のクロツクパ
ルスを印加してＦＥＴｌＯ２を０ｎ−０ｆｆ動作させれ
ば、出力端子１０３に前記入カクロツクパルスに対応し
た電圧２のクロツクパルスが出力する。なおＦＥＴｌＯ
４は負荷となるデプレツシヨンＦＥＴである。又、端子
１０５は電圧Ｖ２が印加される電源電圧印加端子である
。本発明は、実施例に示す電卓のみならず、一般の表示
部を備えた電子式表示装置に適用することもできる。

又、ＲＯＭの実施例に｝いてクロツクナイズド回路を用
いたが、通常のＡＮＤ論理によるＲＯＭにも適用できる
。実施例においては、ＮチヤンネルのＦＥＴによりＲＯ
Ｍを構成したが、ＰチヤンネルのＦＥＴで構成しても良
いことは当然である。

【図面の簡単な説明】

第１図は、電卓に訃ける信号系統を示すプロツク図であ
る。

Claims

【特許請求の範囲】

１信号が印加される入力部と、この信号を解読して所
定の出力信号を出力する演算部と、この演算部からの出
力信号に対応して所定の表示を行う表示部と、前記演算
部及び表示部を制御する制御部と、少くとも２種類の電
圧を有し前記入力部、演算部、表示部及び制御部に所定
の電圧を供給する電源を具備する電子式表示装置におい
て、前記制御部がＥＥＴを直列接続してなるＲＯＭで構
成され、且つ前記電源の高い方の電圧で駆動されてなる
ことを特徴とする電子式表示装置。