JPS5925231B2 - 電子楽器におけるコ−ド記憶装置 - Google Patents
電子楽器におけるコ−ド記憶装置Info
- Publication number
- JPS5925231B2 JPS5925231B2 JP50050766A JP5076675A JPS5925231B2 JP S5925231 B2 JPS5925231 B2 JP S5925231B2 JP 50050766 A JP50050766 A JP 50050766A JP 5076675 A JP5076675 A JP 5076675A JP S5925231 B2 JPS5925231 B2 JP S5925231B2
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- JP
- Japan
- Prior art keywords
- circuit
- pressed
- discharge
- keys
- key
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は電子楽器におけるコード記憶装置に関する。
従来、この種装置は記憶されたコードを解除するに際し
ては、解除用の別個のリセットスイッチを操作していた
。
ては、解除用の別個のリセットスイッチを操作していた
。
このリセットスイッチは他の操作スイッチと同じように
鍵盤から離れた′々ネル上に設けるを一般としている。
そのため演奏に支障を来すことが多々あつた。本発明は
このような演奏に支障を来すことのないコード記憶装置
を提供することを目的とするもので、第１発明は入力イ
ンピーダンスの高い制御電極を有するＦＥＴ等の楽音信
号出力回路開閉用半導体素子の複数個を併設し、各制御
電極にキーの押圧で充電され充電電圧で前記半導体素子
を導通させるコンデンサと放電回路とを接続し、各半導
体素子の入力電極にはコードに応じた複数の音源信号の
出力端子を接続し、且つキーを押した瞬間にパルスを発
生するノゞルス発生器を設け、その出力パルスで前記各
放電回路を瞬時閉路せしめ前記コンデンサを瞬時に放電
せしめるようにしたものにおいて、２個以上のキーを同
時に押圧したことを検出しその押圧されている間出力信
号を発生する該検出回路の出力信号で前記各放電回路を
２個以上のキーが押圧されている間閉路するようにした
ことを特徴とする。
鍵盤から離れた′々ネル上に設けるを一般としている。
そのため演奏に支障を来すことが多々あつた。本発明は
このような演奏に支障を来すことのないコード記憶装置
を提供することを目的とするもので、第１発明は入力イ
ンピーダンスの高い制御電極を有するＦＥＴ等の楽音信
号出力回路開閉用半導体素子の複数個を併設し、各制御
電極にキーの押圧で充電され充電電圧で前記半導体素子
を導通させるコンデンサと放電回路とを接続し、各半導
体素子の入力電極にはコードに応じた複数の音源信号の
出力端子を接続し、且つキーを押した瞬間にパルスを発
生するノゞルス発生器を設け、その出力パルスで前記各
放電回路を瞬時閉路せしめ前記コンデンサを瞬時に放電
せしめるようにしたものにおいて、２個以上のキーを同
時に押圧したことを検出しその押圧されている間出力信
号を発生する該検出回路の出力信号で前記各放電回路を
２個以上のキーが押圧されている間閉路するようにした
ことを特徴とする。
第２発明は第１発明において該検出回路に２個のキーを
時間を異ならせて押圧を解いたとき、一方のキーの押圧
の解除で充電を開始してその所定の充電で作動を開始す
る補助回路を設け、該補助回路の作動で前記各放電回路
の閉路を維持せしめるようにしたことを特徴とする。
時間を異ならせて押圧を解いたとき、一方のキーの押圧
の解除で充電を開始してその所定の充電で作動を開始す
る補助回路を設け、該補助回路の作動で前記各放電回路
の閉路を維持せしめるようにしたことを特徴とする。
次に、本発明の実施の一例を別紙図面につき説明する。
図面で、１−１、１−２・・・・・・は入ガイシヒータ
ンスの高い制御電極１ａ−１，１ａ−２・・・・・・を
有する半導体素子を示し、これら反導体素子１−１，１
−２・・・・・・は例えばＦＥＴからなり、その制御電
極１ａ２１，１ａ−２・・・・・・即ち、ゲート極を夫
々キースイツチ２−１，２−２・・・・・・を介して電
源の一極３ａに接続すると共に、コンデンサ４−１，４
−２・・・・・・を各介して前記電源の他極３ｂに接続
した。
ンスの高い制御電極１ａ−１，１ａ−２・・・・・・を
有する半導体素子を示し、これら反導体素子１−１，１
−２・・・・・・は例えばＦＥＴからなり、その制御電
極１ａ２１，１ａ−２・・・・・・即ち、ゲート極を夫
々キースイツチ２−１，２−２・・・・・・を介して電
源の一極３ａに接続すると共に、コンデンサ４−１，４
−２・・・・・・を各介して前記電源の他極３ｂに接続
した。
２ａ−１，２ａ−２・・・・・・は前記キースイツチ２
一１，２−２・・・・・・に並設したキースイツチを示
し、これらキースイツチ２ａ−１，２ａ−２・・・・・
・は、一方は負電源５ａに他方は夫々抵抗６を介して共
通に接続し、共通の抵抗７を介してアース電源５ｂ〔正
〕に接続した。
一１，２−２・・・・・・に並設したキースイツチを示
し、これらキースイツチ２ａ−１，２ａ−２・・・・・
・は、一方は負電源５ａに他方は夫々抵抗６を介して共
通に接続し、共通の抵抗７を介してアース電源５ｂ〔正
〕に接続した。
その共通の接続点８には微分回路９及びダイオード１０
からなるパルス発生回階１１を接続し、その出力端は第
１第２トランジスタ１２，１３及びダイオード１４を介
して各コンデンサ４−１，４−２・・・・・・の共通の
放電回路１５に介入したスイツチング素子たるトランジ
スタ１６の制御電極１６ａに接続した。共通の放電回路
１５は夫々ダイオード１７を介して前記コンデンサ４−
１，４−２・・・・・・を接続した制御電極１ａ−１，
１ａ−２・・・・・・に接続した。各半導体素子１−１
，１−２・・・・・・の各入力電極、即ちソース極１ｂ
−１，１ｂ−２・・・・・・にはコードに応じた複数の
音源信号の出力端子を接続する。１８はその接続回路に
介入した信号分離用の抵抗を示す０その出力電極１ｃ−
１，１ｃ−２・・・・・・は共通に接続し、リズムパル
ス発生器の出力信号によつて開かれるリズムゲート回路
１９及び増幅器２０を介してスピーカー２１に接続した
。
からなるパルス発生回階１１を接続し、その出力端は第
１第２トランジスタ１２，１３及びダイオード１４を介
して各コンデンサ４−１，４−２・・・・・・の共通の
放電回路１５に介入したスイツチング素子たるトランジ
スタ１６の制御電極１６ａに接続した。共通の放電回路
１５は夫々ダイオード１７を介して前記コンデンサ４−
１，４−２・・・・・・を接続した制御電極１ａ−１，
１ａ−２・・・・・・に接続した。各半導体素子１−１
，１−２・・・・・・の各入力電極、即ちソース極１ｂ
−１，１ｂ−２・・・・・・にはコードに応じた複数の
音源信号の出力端子を接続する。１８はその接続回路に
介入した信号分離用の抵抗を示す０その出力電極１ｃ−
１，１ｃ−２・・・・・・は共通に接続し、リズムパル
ス発生器の出力信号によつて開かれるリズムゲート回路
１９及び増幅器２０を介してスピーカー２１に接続した
。
かくて、今キーを押してキースイツチ２−１，２ａ−１
を閉じたとすると、パルス発生回路１１からりセツトパ
ルスが発生し、第１トランジスタ１２を０Ｎし、第２ト
ランジスタ１３を０ＦＦする０かくて、スイツチング素
子１６の制御電極１６ａにはダイオード１４を介して負
電位におかれ、該スイツチング素子１６は導通し、夫々
ダイオード１７を介して各コンデンサ４−１，４−２・
・・・・・は閉回路内におかれて瞬間的に放電される。
を閉じたとすると、パルス発生回路１１からりセツトパ
ルスが発生し、第１トランジスタ１２を０Ｎし、第２ト
ランジスタ１３を０ＦＦする０かくて、スイツチング素
子１６の制御電極１６ａにはダイオード１４を介して負
電位におかれ、該スイツチング素子１６は導通し、夫々
ダイオード１７を介して各コンデンサ４−１，４−２・
・・・・・は閉回路内におかれて瞬間的に放電される。
そして、そのりセツトパルスの消滅と共に第１トランジ
スタ１２は０ＦＦ１第２トランジスタ１３は０Ｎしてス
イツチング素子１６は０ＦＦとなる。かくして、コンデ
ンサ４−１キースイツチ２−１を介して充電され、半導
体素子１−１は導通し、複数の音源信号Ｃ，Ｅ，Ｇが同
時にこれを通つてリズムゲート１９がリズムパルスによ
つて開路されることによりスピーカー２１からＣメジヤ
一のリズム音が得られる。半導体素子１−１はその制御
電極１ａ−１の入力インピーダンスは高いので、該コン
デンサ４−１の放電は容易に行なわれることなく、長時
間にわたつてその充電伏態を維持し、リズム音の発生を
続ける。次で、キースイツチ２−２，２ａ−２を閉じる
と、前記したようにりセツトパルスが発生してスイツチ
ング素子１６が導通して前記コンデンサ４−１は瞬間的
に放電される。
スタ１２は０ＦＦ１第２トランジスタ１３は０Ｎしてス
イツチング素子１６は０ＦＦとなる。かくして、コンデ
ンサ４−１キースイツチ２−１を介して充電され、半導
体素子１−１は導通し、複数の音源信号Ｃ，Ｅ，Ｇが同
時にこれを通つてリズムゲート１９がリズムパルスによ
つて開路されることによりスピーカー２１からＣメジヤ
一のリズム音が得られる。半導体素子１−１はその制御
電極１ａ−１の入力インピーダンスは高いので、該コン
デンサ４−１の放電は容易に行なわれることなく、長時
間にわたつてその充電伏態を維持し、リズム音の発生を
続ける。次で、キースイツチ２−２，２ａ−２を閉じる
と、前記したようにりセツトパルスが発生してスイツチ
ング素子１６が導通して前記コンデンサ４−１は瞬間的
に放電される。
続いて、牛−スイツチ２−２を介してコンデンサ４−２
は充電され、半導体素子１−２に導通が与えられ、Ｃマ
イナ一のリズム音が得られる。このようにして、各キー
を瞬間的に押すことによつて前の記憶が解かれて新たに
記憶されて自動的にリズム音が得られる。
は充電され、半導体素子１−２に導通が与えられ、Ｃマ
イナ一のリズム音が得られる。このようにして、各キー
を瞬間的に押すことによつて前の記憶が解かれて新たに
記憶されて自動的にリズム音が得られる。
尚、以上はコンデンサ４−１，４−２・・・・・・に連
がる午一スイツチ２−１，２−２・・・・・・とりセツ
トパルス発生用のキースイツチ２ａ−１，２ａ−２・・
・・・・とを各別に設けた場合について示したが、これ
らキースイツチ２−１，２−２・・・・・・，２ａ−１
，２ａ−２・・・・・・を第２図に示すように接続する
ことによつて共用することが出来る。
がる午一スイツチ２−１，２−２・・・・・・とりセツ
トパルス発生用のキースイツチ２ａ−１，２ａ−２・・
・・・・とを各別に設けた場合について示したが、これ
らキースイツチ２−１，２−２・・・・・・，２ａ−１
，２ａ−２・・・・・・を第２図に示すように接続する
ことによつて共用することが出来る。
第１図において２２は２個以上のキースイツチを同時に
閉じたとき、これを検出する検出回路を示し、その検出
で各コンデンサ４−１，４−２・・・・・・を放電回路
１５内に位置させて全ての記憶が解かれるようにした。
閉じたとき、これを検出する検出回路を示し、その検出
で各コンデンサ４−１，４−２・・・・・・を放電回路
１５内に位置させて全ての記憶が解かれるようにした。
該検出回路２２はキースイツチ２ａ−１，２ａ−２・・
・・・・の共通の接続点８に接続したゼナーダイオード
２３と第１第２トランジスタ２４，２５と第２トランジ
スタ２５コレクタをスイツチング素子１６の制御電極１
６ａに接続する回路に介入したダイオード２６とからな
る。かくて、２個以上のキースイツチ２ａ−１，２ａ一
２・・・・・・を閉じると該ゼナーダイオード２３は導
通し、第１トランジスタ２４は０Ｎ１第２トランジスタ
２５は０ＦＦとなる。スイツチング素子１６の制御電極
１６ａはダイオード２６を介して負電源−Ｂに接続され
て該スイツチング素子１６は導通し、各コンデンサ４−
１，４−２・・・・・・は放電回路１５内におかれて各
半導体素子１−１，１−２・・・・・・を非導通の状態
におく、かかる状態においてキースイツチ２−１，２−
２・・・・・・，２ａ−１，２ａ−２・・・・・・を開
路すると何れのコンデンサ４一１，４−２・・・・・・
にも充電が行なわれないので、リズム演奏は停止される
。これらのキースイツチ２−１，２−２・・・・・・，
２２ａ−１，２ａ−２・・・・・・はキーの押圧の解除
によつて開路されるのであるが、完全に同時に開路され
ることはありえない。
・・・・の共通の接続点８に接続したゼナーダイオード
２３と第１第２トランジスタ２４，２５と第２トランジ
スタ２５コレクタをスイツチング素子１６の制御電極１
６ａに接続する回路に介入したダイオード２６とからな
る。かくて、２個以上のキースイツチ２ａ−１，２ａ一
２・・・・・・を閉じると該ゼナーダイオード２３は導
通し、第１トランジスタ２４は０Ｎ１第２トランジスタ
２５は０ＦＦとなる。スイツチング素子１６の制御電極
１６ａはダイオード２６を介して負電源−Ｂに接続され
て該スイツチング素子１６は導通し、各コンデンサ４−
１，４−２・・・・・・は放電回路１５内におかれて各
半導体素子１−１，１−２・・・・・・を非導通の状態
におく、かかる状態においてキースイツチ２−１，２−
２・・・・・・，２ａ−１，２ａ−２・・・・・・を開
路すると何れのコンデンサ４一１，４−２・・・・・・
にも充電が行なわれないので、リズム演奏は停止される
。これらのキースイツチ２−１，２−２・・・・・・，
２２ａ−１，２ａ−２・・・・・・はキーの押圧の解除
によつて開路されるのであるが、完全に同時に開路され
ることはありえない。
従つて、何れか遅く開路される牛一スイツチを通して充
電が行なわれ、予定しないコードが記憶される虞れがあ
る。かくて、これを防止すべく、補助回路２８を設けた
。該補助回路２８は第１トランジスタ２４のコレクタに
連らなるコンデンサ２９と前記第２トランジスタ２５と
からなり、かくて、前記第１トランジスタ２４の導通時
には該コンデンサ２９は該トランジスタ２４を介して閉
回路内におかれるので充電されない、そして、他のキー
スイツチが開かれてその１個ののみの閉路の維持により
該第１トランジスタ２４は０ＦＦとなると、該コンデン
サ２９は充電を開始し、その電位が所定値に達するまで
、第２トランジスタ２５は０ＦＦを維持する。
電が行なわれ、予定しないコードが記憶される虞れがあ
る。かくて、これを防止すべく、補助回路２８を設けた
。該補助回路２８は第１トランジスタ２４のコレクタに
連らなるコンデンサ２９と前記第２トランジスタ２５と
からなり、かくて、前記第１トランジスタ２４の導通時
には該コンデンサ２９は該トランジスタ２４を介して閉
回路内におかれるので充電されない、そして、他のキー
スイツチが開かれてその１個ののみの閉路の維持により
該第１トランジスタ２４は０ＦＦとなると、該コンデン
サ２９は充電を開始し、その電位が所定値に達するまで
、第２トランジスタ２５は０ＦＦを維持する。
かくて、同時に２つ以上のキーの押圧を解いて、各キー
スイツチの開路の時間的差に見合せた値にその時定数を
定めておくことにより、記憶されることが阻止される。
このように本発明によるときは、簡単な回路でコード記
憶回路が構成され、また、別個にリセツトスイツチを設
けることなく２個以上のキーを同時に押すことにより記
憶を消失せしめることができ、またその２個のキーを時
間を違えて押圧を解くようなことがあつても記憶が開始
されることなく、完全に記憶の消失を行うことができる
等の効果を有する。
スイツチの開路の時間的差に見合せた値にその時定数を
定めておくことにより、記憶されることが阻止される。
このように本発明によるときは、簡単な回路でコード記
憶回路が構成され、また、別個にリセツトスイツチを設
けることなく２個以上のキーを同時に押すことにより記
憶を消失せしめることができ、またその２個のキーを時
間を違えて押圧を解くようなことがあつても記憶が開始
されることなく、完全に記憶の消失を行うことができる
等の効果を有する。
第１図は本発明の実施の一例の回路図、第２図は他の実
施例の回路図である。 １−１，１−２・・・・・・半導体素子、１ａ−１，，
１ａ２・・・・・・制御電極、２−１，２−２・・・・
・・，２ａ−１，２ａ−２・・・・・・午−スイツチ、
４−１，４〜２・・・・・・コンデンサ、１１・・・・
・・パルス発生器、１５・・・・・・放電回路、２２・
・・・・・検出回路、２８・・・・・・補助回路。
施例の回路図である。 １−１，１−２・・・・・・半導体素子、１ａ−１，，
１ａ２・・・・・・制御電極、２−１，２−２・・・・
・・，２ａ−１，２ａ−２・・・・・・午−スイツチ、
４−１，４〜２・・・・・・コンデンサ、１１・・・・
・・パルス発生器、１５・・・・・・放電回路、２２・
・・・・・検出回路、２８・・・・・・補助回路。
Claims (1)
- 【特許請求の範囲】 １ 入力インピーダンスの高い制御電極を有するＦＥＴ
等の楽音信号出力回路開閉用半導体素子の複数個を併設
し、各制御電極にキーの押圧で充電され充電電圧で前記
半導体素子を導通させるコンデンサと放電回路とを接続
し、各半導体素子の入力電極にはコードに応じた複数の
音源信号の出力端子を接続し、且つキーを押した瞬間に
パルスを発生するパルス発生器を設け、その出力パルス
で前記各放電回路を瞬時閉路せしめ前記コンデンサを瞬
時に放電せしめるようにしたものにおいて、２個以上の
キーを同時に押圧したことを検出しその押圧されている
間出力信号を発生する検出回路を設け、該検出回路の出
力信号で前記各放電回路を２個以上のキーが押圧されて
いる間閉路するようにしたことを特徴とする電子楽器に
おけるコード記憶装置。 ２ 該検出回路に２個のキーを時間を異ならせて押圧を
解いたとき、一方のキーの押圧の解除で充電を開始して
その所定の充電で作動を開始する補助回路を設け、該補
助回路が作動するまで前記各放電回路の閉路を維持せし
めるようにしたことを特徴とする特許請求の範囲１の電
子楽器におけるコード記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50050766A JPS5925231B2 (ja) | 1975-04-28 | 1975-04-28 | 電子楽器におけるコ−ド記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50050766A JPS5925231B2 (ja) | 1975-04-28 | 1975-04-28 | 電子楽器におけるコ−ド記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51126816A JPS51126816A (en) | 1976-11-05 |
| JPS5925231B2 true JPS5925231B2 (ja) | 1984-06-15 |
Family
ID=12867948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50050766A Expired JPS5925231B2 (ja) | 1975-04-28 | 1975-04-28 | 電子楽器におけるコ−ド記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925231B2 (ja) |
-
1975
- 1975-04-28 JP JP50050766A patent/JPS5925231B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51126816A (en) | 1976-11-05 |
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