JPS5925438B2 - remote multiplex controller - Google Patents
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- JPS5925438B2 JPS5925438B2 JP1316679A JP1316679A JPS5925438B2 JP S5925438 B2 JPS5925438 B2 JP S5925438B2 JP 1316679 A JP1316679 A JP 1316679A JP 1316679 A JP1316679 A JP 1316679A JP S5925438 B2 JPS5925438 B2 JP S5925438B2
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Description
【発明の詳細な説明】
本発明は時分割多重伝送方式を用いた遠隔多重制御装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a remote multiplex control device using a time division multiplex transmission system.
第7図は従来のいわゆる3路構成の配線の仕方を示す図
であろ。FIG. 7 is a diagram showing a conventional wiring method of a so-called three-way configuration.
同図の従来例は、例えば階段の照明制御として使用され
るものであり、階段の上り口には切換スイッチSW2を
配置し、階段の下り口には切換スイッチSWIを配置す
る。ACは商用交流電源であり、Lはこれに直列接続さ
れた照明負荷であり、点灯時には階段を照明する’もの
である。かかる3路構成の配線を行なうと、階段の上り
口にある切換スイッチSW2からでも、また階段の下り
口にある切換スイッチSWIからでも照明負荷Lを点灯
および消灯制御できるものである。例えば、第7図の回
路構成では一方の切換スイッチSWIはb側、他方の切
換スイッチSW2はa側に切り換えられているので、照
明負荷Lは消灯しているものであるが、階段を下りよう
とする人が階段の下り口′の切換スイッチSWIをa側
に切り換えると照明負荷Lが点灯する。そして上記階段
を下りた人が階段の上り口にある切換スイッチSW2を
b側に切り換えると照明負荷Lは消灯する。このように
3路構成の配線の仕方をすると、2箇所から1つの負荷
をオンオフ制御できるので好都合なものであるが、一対
の切換スイッチSW4とSW2との間を3線式の配線で
接続する必要があり、配線工事に手間がかかるという問
題があつた。そこで従来、中央制御盤より延長された専
用二芯線上に多数の端末器を設置するようにした時分割
多重伝送方式による遠隔多−重制御装置において、任意
の3個の端末器のうちの2個を上記切換スイッチSWI
、SW2にそれぞれ対応させ、残りの1個を照明負荷L
に対応させるようにして、専用2芯線の配線のみで3路
構成の配線工事を済ませ得るようにすることが強く望ま
れていた。本発明は上述のような点に鑑みて為されたも
のであり、その目的とするところは、中央制御盤より延
出された専用2芯線上に設置した多数の端末器のうち、
任意の3個の端末器を上述のようないわゆる3路構成と
同等な構成とし2個の端末器から残りの端末器を制御で
きるようにするとともに、3路の組合せを容易に変更で
きるようにして容易に対応関係を変更できるよう―し、
更に、幾組もの3路構成を形成できるようにすることに
ある。The conventional example shown in the figure is used, for example, to control lighting for stairs, and a changeover switch SW2 is placed at the top of the stairs, and a changeover switch SWI is placed at the bottom of the stairs. AC is a commercial alternating current power supply, and L is a lighting load connected in series to this, which illuminates the stairs when turned on. By wiring in such a three-way configuration, the lighting load L can be turned on and off from the changeover switch SW2 at the top of the stairs or from the changeover switch SWI at the bottom of the stairs. For example, in the circuit configuration shown in Fig. 7, one selector switch SWI is switched to the b side and the other switch SW2 is switched to the a side, so the lighting load L is turned off, but when going down the stairs. When a person switches the selector switch SWI at the exit of the stairs to the a side, the lighting load L lights up. Then, when the person who has descended the stairs switches the changeover switch SW2 at the top of the stairs to the b side, the lighting load L is turned off. Wiring in this three-way configuration is convenient because it allows one load to be controlled on and off from two locations, but it is better to connect the pair of changeover switches SW4 and SW2 with three-wire wiring. However, there was a problem in that the wiring work was time-consuming. Conventionally, in a remote multiplex control system using a time division multiplex transmission method in which a large number of terminals are installed on a dedicated two-core wire extended from a central control panel, two of any three terminals are The above selector switch SWI
, SW2, and the remaining one corresponds to the lighting load L.
It has been strongly desired to be able to complete wiring work for a three-way configuration using only dedicated two-core wires. The present invention has been made in view of the above-mentioned points, and its purpose is to connect a large number of terminal devices installed on a dedicated two-core wire extending from a central control panel.
Any three terminals are configured to have a configuration equivalent to the so-called three-way configuration as described above, so that two terminals can control the remaining terminals, and the combination of three paths can be easily changed. so that you can easily change the correspondence relationship.
Furthermore, it is possible to form a number of three-way configurations.
以下実施例により本発明を詳細に説明する。第1図は本
発明遠隔多重制御装置の基本回路図で、1個の中央制御
盤1と複数個の端末器2とを専用2芯線3で無極性結線
により檜成され、各端末器2に独立した働きを行なわせ
るためにサイクリツク時分割多重伝送方式を採つている
。,これは各端末器2のアドレススイツチ4により端末
器2にアドレスを与え、中央制御盤1と各端末器2とが
順次サイクリツクにパルス信号を送受信するものである
。又、複極対称パルス方式を採用することにより無極性
化を実現している。専用2芯線3上には、第2図aのよ
うに、初期信号P1、アドレス信号P2、制御信号P3
および返送信号待機・信号P4が中央制御盤1より伝送
され、端末器2より返送信号が伝送される。アドレス信
号P2によりアドレスが合致した端末器2を選び、制御
信号P3によりその端末器2の負荷開閉接点5を制御す
る。そして、返送信号はアドレスが合致した端末器2の
制御入カスイツチ6に入つたデータを端末器2より中央
制御盤1へ返送する。ここで、返送信号は電流モードで
伝送され、他は電圧モードで伝送される。中央制御盤1
は第3図のように、電源回路7、信号発生回路8および
結合回路9により構成され、結合回路9では信号発生回
路8から送られてきたC、5Vの対称パルス信号を−2
4V、+24Vの複極対称パルスにドライブするととも
に端末器2から返つてきた返送信号を検出して信号発生
回路8へ送つている。The present invention will be explained in detail below with reference to Examples. FIG. 1 is a basic circuit diagram of the remote multiplex control device of the present invention, in which one central control panel 1 and a plurality of terminal devices 2 are connected by non-polar connection using a dedicated two-core wire 3. A cyclic time division multiplex transmission system is used to perform independent operations. , in which an address is given to each terminal 2 by the address switch 4 of each terminal 2, and the central control panel 1 and each terminal 2 sequentially transmit and receive pulse signals cyclically. In addition, non-polarization is achieved by adopting a bipolar symmetrical pulse system. On the dedicated two-core wire 3, as shown in FIG. 2a, there are an initial signal P1, an address signal P2, and a control signal P3.
and a return signal standby/signal P4 are transmitted from the central control panel 1, and a return signal is transmitted from the terminal device 2. The terminal device 2 whose address matches is selected by the address signal P2, and the load switching contact 5 of the terminal device 2 is controlled by the control signal P3. Then, the return signal causes the data input to the control input switch 6 of the terminal device 2 with the matching address to be returned from the terminal device 2 to the central control panel 1. Here, the return signal is transmitted in current mode, and the others are transmitted in voltage mode. Central control panel 1
As shown in FIG. 3, it is composed of a power supply circuit 7, a signal generation circuit 8, and a coupling circuit 9. The coupling circuit 9 converts the C, 5V symmetrical pulse signal sent from the signal generation circuit 8 into -2
It drives with bipolar symmetrical pulses of 4V and +24V, and detects the return signal returned from the terminal device 2 and sends it to the signal generation circuit 8.
信号発生回路8は第4図のように、メモリー(RAM)
10、アドレスカウンター11、第1シフトレジスタ1
2および第2シフトレジスタ13より成り、アドレスカ
ウンター11の出力とメモリー10のデータが第1シフ
トレジスター12を介して信号出力として結合―路9へ
送られ、逆に結合回路9で検出した端末器2からの返送
信号が第2シフトレジスタ13を介してメモリー10に
書込まれる。アドレスカウンター11の出力は、端末器
2のアドレスとメモリー10のアドレスの両方を決定す
る。このとき、メモリー10のアドレスのnビツト目に
は第1ゲート14によりアドレスカウンター11の出力
のnビツト目とメモリー10の読出し書込み信号R/W
の排他的論理和を入れる。尚、第1シフトレジスタ12
は並列入力、直列出力シフトレジスタであり、第2シフ
トレジスタ13は直列入力、並列出力シフトレジスタで
ある。又、第2図bはメモリー10の読出し信号、第2
図cは書込み信号である。端末器2は第5図のように、
専用2芯線3より入つたパルス信号は、端末器結合回路
15により0〜5Vの電圧に変換され、パルス巾決定回
路16によりパルス巾の判定を行ない、1かOの信号を
シフトレジスタ17に送られる。The signal generation circuit 8 is a memory (RAM) as shown in FIG.
10, address counter 11, first shift register 1
2 and a second shift register 13, the output of the address counter 11 and the data in the memory 10 are sent to the coupling circuit 9 as a signal output via the first shift register 12, and conversely to the terminal device detected by the coupling circuit 9. The return signal from 2 is written into the memory 10 via the second shift register 13. The output of the address counter 11 determines both the address of the terminal 2 and the address of the memory 10. At this time, the n-th bit of the address of the memory 10 is input by the first gate 14 to the n-th bit of the output of the address counter 11 and the read/write signal R/W of the memory 10.
Insert the exclusive OR of Note that the first shift register 12
is a parallel input, serial output shift register, and the second shift register 13 is a serial input, parallel output shift register. Further, FIG. 2b shows the readout signal of the memory 10, the second
Figure c is a write signal. The terminal device 2 is as shown in Fig. 5.
The pulse signal input from the dedicated two-core wire 3 is converted into a voltage of 0 to 5 V by the terminal coupling circuit 15, the pulse width is determined by the pulse width determining circuit 16, and a signal of 1 or O is sent to the shift register 17. It will be done.
このシフトレジスタ17は直列入力、並列出力のシフト
レジスタで、このシフトレジスタ17より出た並列のア
ドレス信号は、アドレス比較回路18でアドレススイツ
チ4と一致しているかを判定され、一致しておればりレ
ートライフ回路19に制御信号が送られる。又、制御入
力は返送信号形成回路20内でパルス巾決定回路16に
より返送信号が形成され、端末器結合回路15に送られ
、専用2芯線3より返送信号として伝送される。今、ア
ドレスカウンター11の出力がxの場合(nビツト目は
Oとする)、アドレスxの端末器2よりの返送信号はメ
モリー10のアドレスxに書込まれる。This shift register 17 is a serial input, parallel output shift register, and the parallel address signal output from this shift register 17 is judged by an address comparison circuit 18 to see if it matches the address switch 4. A control signal is sent to the rate life circuit 19. Further, the control input is generated into a return signal by the pulse width determining circuit 16 in the return signal forming circuit 20, sent to the terminal coupling circuit 15, and transmitted as a return signal through the dedicated two-core wire 3. Now, if the output of the address counter 11 is x (the n-th bit is O), the return signal from the terminal device 2 at address x is written to address x in memory 10.
ここで、R/W信号がOのときは書込み状態、1のとき
は読出し状態とする。つぎに、制御信号を送るためにメ
モリー10よりデータを読出す状態になると、R/W信
号が1となり、メモリー10のアドレスのnビツト目は
第1ゲート14により反転する。したがつて、メモリー
10よりアドレスX+2n−1のデータを読出し、アド
レスXの端末器2の制御信号として送出す。又、反対に
アドレスカウンター11の出力がx+2n−1 (nビ
ツト目は1)のときは、アドレスX+2n−1の端末器
よりの返送信号はメモリー10のアドレスX+2n−1
に書込まれ、読出しはメモリー10のアドレスXのデー
タをアドレスX+2n−1の端末器2の制御信号として
送出される。このようにしてアドレスxの端末器2とア
ドレスX+2n−1の端末器2は互いに制御できる。つ
ぎに、第6図は本発明の遠隔多重制御装置の使用状態を
示す図である。同図においてアドレスがx(nビツト目
はOとする)の端末器21の入力端子1N1〜IN3に
は、その端末器21への入力A,B,Cとその端末器2
1の出力01,02,03との排他的論理和を第2ゲー
ト21を介して入力してある。アドレスがXの端末器2
1の入力端子にA″,B″,Cなるデータを与えると、
アドレスがx+2n−1 (nビツト目が1)の端末器
22および23の出力端子01〜03には、A,B′,
Cのデータが現われる。また、アドレスがX+2n−1
の端末器22の入力端子1N1〜IN3にデータA,b
,cを与えると、アドレスがxの端末器21の出力端子
01〜03にはA,b,cのデータが現われる。その出
力データはアドレスxの端末器21の入力データA,B
,Cとの排他的論理和の形でアドレスXの端末器21の
入力端子1N1〜IN3に入力される。ここで第1の端
末器21は第7図従来例の一方の切換スイツチSW,に
対応し、第2の端末器22は第7図従来例の他方の切換
スイツチSW2に対応し、第3の端末器23は第7図従
来例の照明負荷Lに対応しており、従来のいわゆる3路
構成の配線と等価になつている。例えば、第3の端末器
23の出力端子01に被制御負荷として照明負荷の点灯
制御回路を接続し、出力端子01が1のときに照明負荷
が点灯し、出力端子01がOのときには照明負荷が消灯
するようにした場合の動作について説明する。まず第1
の端末器21の入力AがOで、第2の端末器22の入力
aもOであるときには、端末器21の出力端子01はO
となるから、排他的論理和を求める第2ゲート21の出
力NはOとなり、端末器21の入力端子1N,はOとな
る。したがつて、端末器22および23の出力端子01
はOとなり、端末器23に接続された照明負荷は消灯状
態となる。この状態において、例えば第1の端末器21
の場所から上記照明負荷を点灯制御する場合には、端末
器21の入力AをOから1に反転させる。これによつて
第2ゲート21の出力A7は1となり、端末器22およ
び23の出力端子01が1となるから、上記照明負荷は
点灯状態となる。次に、この状態において、例えば第2
の端末器22の場所から上記照明負荷を消灯制御する場
合には、端末器22の入力aを0から1に反転させる。
これによつて端末器21の出力端子01は1となり、入
力Aは上述のように1となつているから、排他的論理和
を求める第2ゲート21の出力NはOとなる。このため
端末器2,の入力端子1N1はOとなり、端末器22お
よび23の出力端子01はOとなるから、上記照明負荷
は7酎T状態となる。すなわち、端末器21の入力Aと
端末器22の入力aとが共に1、または共にOであると
きには、排他的論理和を求める第2ゲート21の出力N
がOとなるので、端末器21の入力端子1N1はO、端
末器22,23の出力端子01もOとなつて、上記照明
負荷が消灯制御されるのであり、反対に上記端末器21
の入力Aと端末器22の入力aとのうち、一方が1で他
方がOであるときには、排他的論理和を求める第2ゲー
ト21の出力Nが1となるので、端末器21の入力端子
1N1は1、端末器22ラ23の出力端子01も1とな
つて、上記照明負荷が点灯制御されるものである。した
がつて上記照明負荷は、第1の端末器21および第2の
端末器22のどちらからでも自由に点灯および消灯制御
をすることが可能であり、結局、第7図従来例に示した
ようないわゆる3路構成の配線をしたのと同等の動作を
実現することができるものである。なお、アドレスx(
7)f直のnビツト目が1のときには、アドレスがX−
2n−1の端末器2と上述のような3路構成が実現でき
ることになるが、この点については、アドレスX−2n
−1をyとおけば、nビツト目がOであるアドレスyの
端末器2と、nビツト目が1であるアドレスy+2n−
1の端末器2との関係と等価であるので、上述のアドレ
スxのnビツト目がOである場合と同様になる。本発明
は叙上のように構成されており、nビツト目がOである
アドレスXを有する端末器と、nビツト目が1であるア
ドレスX+2n−1を有する端末器との間で、互いに一
方の返送信号が他方の制御信号となるようにし、第1お
よび第2の端末器のうち、いずれか一方の端末器の入力
端子に外部からの入力信号と出力信号との排他的論理和
演算出力を入力し、他方の端末器と同一アドレスを有す
る第3の端末器を設けて、第3の端末器の出力信号を第
1および第2の端末器の双方から制御できる如くしたか
ら、中央制御盤より延長された専用2芯線上に設置した
多数の端末器のうち、任意の3個の端末器を第7図従来
例に示したようないわゆる3路構成と同等な構成とし2
個の端末器から残りの端末器を制御できる上、3路の組
合せを容易に変更できて対応関係の変更が容易にでき、
更に、幾組もの3路構成を形成できるという効果を奏す
るものである。Here, when the R/W signal is O, it is a write state, and when it is 1, it is a read state. Next, when data is read from the memory 10 in order to send a control signal, the R/W signal becomes 1, and the n-th bit of the address of the memory 10 is inverted by the first gate 14. Therefore, data at address X+2n-1 is read from memory 10 and sent as a control signal to terminal device 2 at address X. Conversely, when the output of the address counter 11 is x+2n-1 (the n-th bit is 1), the return signal from the terminal at address X+2n-1 is the address X+2n-1 in memory 10.
When reading, the data at address X in the memory 10 is sent as a control signal to the terminal device 2 at address X+2n-1. In this way, the terminal device 2 at address x and the terminal device 2 at address X+2n-1 can control each other. Next, FIG. 6 is a diagram showing how the remote multiplex control device of the present invention is used. In the figure, the input terminals 1N1 to IN3 of the terminal device 21 whose address is x (the n-th bit is O) have inputs A, B, and C to the terminal device 21 and the terminal device 2.
The exclusive OR with the outputs 01, 02, and 03 of 1 is inputted via the second gate 21. Terminal 2 with address X
When data A″, B″, and C are given to input terminal 1,
A, B',
Data of C appears. Also, the address is X+2n-1
Data A, b are input to the input terminals 1N1 to IN3 of the terminal device 22.
, c, data A, b, and c appear at the output terminals 01 to 03 of the terminal device 21 whose address is x. The output data is input data A and B of the terminal device 21 at address x.
, C are input to the input terminals 1N1 to IN3 of the terminal device 21 at address X. Here, the first terminal device 21 corresponds to one changeover switch SW in the conventional example shown in FIG. 7, the second terminal device 22 corresponds to the other changeover switch SW2 in the conventional example shown in FIG. The terminal device 23 corresponds to the lighting load L of the conventional example shown in FIG. 7, and is equivalent to the conventional so-called three-way wiring. For example, a lighting control circuit for a lighting load is connected to the output terminal 01 of the third terminal 23 as a controlled load, and when the output terminal 01 is 1, the lighting load is lit, and when the output terminal 01 is O, the lighting load is The operation when the light is turned off will be explained. First of all
When the input A of the terminal device 21 is O and the input a of the second terminal device 22 is also O, the output terminal 01 of the terminal device 21 is O.
Therefore, the output N of the second gate 21 that calculates the exclusive OR becomes O, and the input terminal 1N of the terminal device 21 becomes O. Therefore, output terminal 01 of terminals 22 and 23
becomes O, and the lighting load connected to the terminal device 23 is turned off. In this state, for example, the first terminal 21
When controlling the lighting of the lighting load from the location, the input A of the terminal device 21 is inverted from 0 to 1. As a result, the output A7 of the second gate 21 becomes 1, and the output terminals 01 of the terminals 22 and 23 become 1, so that the lighting load is turned on. Next, in this state, for example, the second
When controlling the lighting load to turn off from the location of the terminal device 22, the input a of the terminal device 22 is inverted from 0 to 1.
As a result, the output terminal 01 of the terminal device 21 becomes 1, and since the input A is 1 as described above, the output N of the second gate 21 for calculating the exclusive OR becomes O. Therefore, the input terminal 1N1 of the terminal device 2 becomes O, and the output terminals 01 of the terminal devices 22 and 23 become O, so that the lighting load is in the 7-T state. That is, when the input A of the terminal device 21 and the input a of the terminal device 22 are both 1 or both O, the output N of the second gate 21 for calculating the exclusive OR
becomes O, the input terminal 1N1 of the terminal device 21 becomes O, the output terminals 01 of the terminal devices 22 and 23 also become O, and the lighting load is controlled to turn off.
When one of the input A of the terminal 22 and the input a of the terminal 22 is 1 and the other is O, the output N of the second gate 21 for calculating the exclusive OR becomes 1, so the input terminal of the terminal 21 1N1 is set to 1, and the output terminal 01 of the terminal device 22 and 23 is also set to 1, and the lighting of the lighting load is controlled. Therefore, the above-mentioned lighting load can be controlled to turn on and off freely from either the first terminal device 21 or the second terminal device 22, and as a result, as shown in the conventional example in FIG. It is possible to realize an operation equivalent to that of wiring in a so-called three-way configuration. Note that the address x (
7) When the nth bit of f is 1, the address is
2n-1 terminal device 2 and the above-mentioned three-way configuration can be realized, but in this regard, the address X-2n
If -1 is set as y, the terminal 2 at address y where the nth bit is 0 and the address y+2n- where the nth bit is 1
Since this is equivalent to the relationship with the terminal device 2 of No. 1, the result is the same as when the n-th bit of the address x is O as described above. The present invention is configured as described above, and a terminal device having an address The return signal of the terminal becomes the control signal of the other terminal, and the exclusive OR operation output of the external input signal and the output signal is sent to the input terminal of either one of the first and second terminal devices. is input, and a third terminal having the same address as the other terminal is provided so that the output signal of the third terminal can be controlled from both the first and second terminals, so central control is possible. Among the many terminal devices installed on the dedicated two-core wire extended from the panel, any three terminal devices are configured equivalent to the so-called 3-way configuration shown in the conventional example in Figure 7.
In addition to being able to control the remaining terminals from one terminal, the combination of the three routes can be easily changed and the correspondence relationship can be easily changed.
Furthermore, it is possible to form several sets of three-way configurations.
第1図は本発明遠隔多重制御装置の一実施例の基本回路
図、第2図a−cは同上の要部信号波形図、第3図は同
上の中央制御盤の回路図、第4図は同上の信号発生回路
の回路図、第5図は同上の端末器の回路図、第6図は本
発明の実施例の回路図、第7図は従来の3路構成の配線
例を示す回路図である。
1・・・・・・中央制御盤、2・・・・・・端末器、8
・・・・・・信号発生回路、10・・・・・・メモリー
、11・・・・・・アドレスカウンター、14・・・・
・・第1排他的論理的ゲート、21・・・・・・第2排
他的論理和ゲート。Fig. 1 is a basic circuit diagram of an embodiment of the remote multiplex control device of the present invention, Figs. 2 a to c are main signal waveform diagrams of the above, Fig. 3 is a circuit diagram of the central control panel of the above, and Fig. 4 is a circuit diagram of the signal generation circuit same as above, FIG. 5 is a circuit diagram of the terminal device same as above, FIG. 6 is a circuit diagram of an embodiment of the present invention, and FIG. 7 is a circuit showing an example of conventional three-way configuration wiring. It is a diagram. 1... Central control panel, 2... Terminal, 8
......Signal generation circuit, 10...Memory, 11...Address counter, 14...
...First exclusive OR gate, 21...Second exclusive OR gate.
Claims (1)
号をサイクリツク時分割多重伝送方式により伝送する遠
隔多重制御装置において、中央制御盤内の信号発生回路
内に、複数ビットよりなる2進数のアドレスデータを出
力し、出力が順次サイクリツクに変化するアドレスカウ
ンタと、各端末器に送出すべき制御信号および各端末器
から送出された返送信号を各アドレス毎に記憶せしめる
メモリーとを設け、アドレスカウンタの出力を端末器の
アドレス信号として送出するとともにメモリーのアドレ
ス入力に入る如くし、前記メモリーのアドレス入力のう
ち、いずれか1つのビットたるnビット目の入力に、ア
ドレスカウンタの出力のうち、上記いずれか1つのビッ
トに対応するビットたるnビット目の出力と、メモリー
の読出し書込み信号との排他的論理和演算出力を入力し
、nビット目が0であるアドレスxを有する第1の端末
器と、nビット目が1であるアドレスx+2^n^−^
1を有する第2の端末器との間で、互いに一方の返送信
号が他方の制御信号となるようにし、第1および第2の
端末器のうち、いずれか一方の端末器の入力端子に外部
からの入力信号と出力信号との排他的論理和演算出力を
入力し、他方の端末器と同一アドレスを有する第3の端
末器を設けて、第3の端末器の出力信号を第1および第
2の端末器の双方から制御できる如くして成ることを特
徴とする遠隔多重制御装置。1. In a remote multiplex control device that transmits pulse signals between one central control panel and multiple terminal devices using a cyclic time division multiplex transmission method, a An address counter that outputs address data in a base number and whose output sequentially changes cyclically, and a memory that stores a control signal to be sent to each terminal device and a return signal sent from each terminal device for each address, The output of the address counter is sent as the address signal of the terminal device and also input to the address input of the memory, and one of the outputs of the address counter is input to the n-th input of any one bit among the address inputs of the memory. , inputs the output of the n-th bit corresponding to any one of the above bits and the exclusive OR operation output of the memory read/write signal, and selects a first one having an address x where the n-th bit is 0. Terminal and address x+2^n^-^ where the nth bit is 1
1, so that the return signal of one becomes the control signal of the other, and an external signal is connected to the input terminal of one of the first and second terminals. A third terminal device is provided which inputs the exclusive OR operation output of the input signal and output signal from the terminal device, and has the same address as the other terminal device, and outputs the output signal of the third terminal device from the first and 1. A remote multiplex control device characterized in that it can be controlled from two terminal devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316679A JPS5925438B2 (en) | 1979-02-07 | 1979-02-07 | remote multiplex controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316679A JPS5925438B2 (en) | 1979-02-07 | 1979-02-07 | remote multiplex controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105489A JPS55105489A (en) | 1980-08-13 |
| JPS5925438B2 true JPS5925438B2 (en) | 1984-06-18 |
Family
ID=11825581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316679A Expired JPS5925438B2 (en) | 1979-02-07 | 1979-02-07 | remote multiplex controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925438B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10932750B2 (en) | 2016-03-11 | 2021-03-02 | Canon Medical Systems Corporation | Medical diagnostic apparatus and medical analysis method |
-
1979
- 1979-02-07 JP JP1316679A patent/JPS5925438B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10932750B2 (en) | 2016-03-11 | 2021-03-02 | Canon Medical Systems Corporation | Medical diagnostic apparatus and medical analysis method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105489A (en) | 1980-08-13 |
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