JPS592935B2 - 乗算回路 - Google Patents
乗算回路Info
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- JPS592935B2 JPS592935B2 JP51120614A JP12061476A JPS592935B2 JP S592935 B2 JPS592935 B2 JP S592935B2 JP 51120614 A JP51120614 A JP 51120614A JP 12061476 A JP12061476 A JP 12061476A JP S592935 B2 JPS592935 B2 JP S592935B2
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- JP
- Japan
- Prior art keywords
- multiplier
- product
- line
- multiplication
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は、乗算回路、特にテーブル索引により積を求め
るに当つてテーブル容量の減少をはかるようにした乗算
回路に関するものである。
るに当つてテーブル容量の減少をはかるようにした乗算
回路に関するものである。
被乗数ならびに乗数が例えば８ビット幅をもつ乗算器を
構成する場合、第１図に示すように被乗数ならびに乗数
を４ビット幅に分割し４ビット幅の九九表と加算器によ
り構成すると高速で金物量の少ない乗算器が構成できる
。
構成する場合、第１図に示すように被乗数ならびに乗数
を４ビット幅に分割し４ビット幅の九九表と加算器によ
り構成すると高速で金物量の少ない乗算器が構成できる
。
即ち第１図において、１は乗算回路、１００、１０１は
被乗数人力（Ｘ７ないしＸ。）、１０２、１０３は乗数
人力（Ｘ７ないしＹｏ）、１０４ないし１０８はブロッ
ク間接続ライン、１１０ないし１１２は被乗数および乗
数が４ビット幅をもつ場合の九九表テーブル、１１４お
よび１１５は加算器、１０９は積の出力ラインを表わし
ている。図において九九表テーブル１１０は（Ｘ３ない
しＸ。
被乗数人力（Ｘ７ないしＸ。）、１０２、１０３は乗数
人力（Ｘ７ないしＹｏ）、１０４ないし１０８はブロッ
ク間接続ライン、１１０ないし１１２は被乗数および乗
数が４ビット幅をもつ場合の九九表テーブル、１１４お
よび１１５は加算器、１０９は積の出力ラインを表わし
ている。図において九九表テーブル１１０は（Ｘ３ない
しＸ。
）と（Ｙ７ないしＹ４）との部分積（ａｌ０ないしａ４
）を、１１１は（Ｘ７ないしＸ４）と（Ｙ３ないしＹ。
）との部分積（ｂｌｌないしｂ４）を、１１２は（Ｘ３
ないしＸ。）と（Ｙ。ないしＹ。）との部分積（ｃ７な
いしｃｏ）を、１１３は（Ｘ７ないしＸ４）と（Ｙ７な
いしＹ４）との部分積（Ｃ１５ないＬｆ、８）を夫々発
生し、加算器１１４では部分積（ａｌｌないしａ４）ど
（、ｂ４１ないしｂ４）との加算を、１１５では部分積
（Ｃ１５ないしｃ。）と加算器１１４の出力との加算を
行ない積（Ｍ１５ないしＭｏ）を求める。ここで九九表
テーブル１１０ないし１１３をＲＯＭで構成した場合、
その容量は（デコーダ＋８×２８＝２０４８ビット）を
必要とし、一方これをＡＮＤ−ＯＲマトリクス（Ｊ’Ｌ
Ａ）で構成した場合その容量は｛（入力一８×２）＋（
出力ニ８）｝×（項数二２２５）＝５４００ビツトを必
要とする。また加算器をＰＬＡで構成した場合総容量は
６７２ビツトを必要とする。以上をまとめると第１図に
示す８ビツト幅の乗算器をすべてＰＬＡにより実現し１
チツプに収容した場合総容量は５，４００×４＋６７２
＝２２，２７２ビツトとなり、これを゛バイポーラＩＣ
で構成することは現状の製造技術では不可能と考えてよ
い。本発明は、前記欠点を除去するため、被乗数ならび
に乗数のビツト幅が４ビツトの九九表テーブルの容量を
減少させ、これを組み合せて構成する８ビツト幅の乗算
器を１チツプで構成するようにしたものであり、以下図
面について詳細に説明する。被乗数ならびに乗数のビツ
ト幅が４ビツトの九九表テーブルをＰＬＡで構成し、そ
の容量を減少させる方法としては以下の２つが考えられ
る。
）を、１１１は（Ｘ７ないしＸ４）と（Ｙ３ないしＹ。
）との部分積（ｂｌｌないしｂ４）を、１１２は（Ｘ３
ないしＸ。）と（Ｙ。ないしＹ。）との部分積（ｃ７な
いしｃｏ）を、１１３は（Ｘ７ないしＸ４）と（Ｙ７な
いしＹ４）との部分積（Ｃ１５ないＬｆ、８）を夫々発
生し、加算器１１４では部分積（ａｌｌないしａ４）ど
（、ｂ４１ないしｂ４）との加算を、１１５では部分積
（Ｃ１５ないしｃ。）と加算器１１４の出力との加算を
行ない積（Ｍ１５ないしＭｏ）を求める。ここで九九表
テーブル１１０ないし１１３をＲＯＭで構成した場合、
その容量は（デコーダ＋８×２８＝２０４８ビット）を
必要とし、一方これをＡＮＤ−ＯＲマトリクス（Ｊ’Ｌ
Ａ）で構成した場合その容量は｛（入力一８×２）＋（
出力ニ８）｝×（項数二２２５）＝５４００ビツトを必
要とする。また加算器をＰＬＡで構成した場合総容量は
６７２ビツトを必要とする。以上をまとめると第１図に
示す８ビツト幅の乗算器をすべてＰＬＡにより実現し１
チツプに収容した場合総容量は５，４００×４＋６７２
＝２２，２７２ビツトとなり、これを゛バイポーラＩＣ
で構成することは現状の製造技術では不可能と考えてよ
い。本発明は、前記欠点を除去するため、被乗数ならび
に乗数のビツト幅が４ビツトの九九表テーブルの容量を
減少させ、これを組み合せて構成する８ビツト幅の乗算
器を１チツプで構成するようにしたものであり、以下図
面について詳細に説明する。被乗数ならびに乗数のビツ
ト幅が４ビツトの九九表テーブルをＰＬＡで構成し、そ
の容量を減少させる方法としては以下の２つが考えられ
る。
即ち第１の方法は九九表テーブルにおいてＸｉＸＸｊな
る積とＸｊＸＸｉなる積とは同一であることを利一
１用する方法であり、九九表テーブルを一にす
るこ） ２とができる。
る積とＸｊＸＸｉなる積とは同一であることを利一
１用する方法であり、九九表テーブルを一にす
るこ） ２とができる。
しかしＸｉＸＸｊなる積しか記憶していないため、Ｘｊ
ＸＸｉなる積を求めるときはＸｌＸＸｊなる積の形に変
換するアドレス変換回路が必要となる。第２の方法はテ
ーブルを分割し外部にテーブルを選択するデコーダ回路
を設ける方法である。分割数を増すとテーブル容量は小
さくなり一方デコーダ回路に必要なＰＬＡ容量は大きく
なり、総容量が最小となる分割数が存在する。一般にこ
の最適分割数は被乗数および乗数のビツト幅をｎとした
とき２ｎとなり、例えばｎ＝４とした場合１６分割が最
適となる。第２図は本発明の実施例であつて上記２つの
方法を夫々とり入れて乗算回路を構成している。
ＸＸｉなる積を求めるときはＸｌＸＸｊなる積の形に変
換するアドレス変換回路が必要となる。第２の方法はテ
ーブルを分割し外部にテーブルを選択するデコーダ回路
を設ける方法である。分割数を増すとテーブル容量は小
さくなり一方デコーダ回路に必要なＰＬＡ容量は大きく
なり、総容量が最小となる分割数が存在する。一般にこ
の最適分割数は被乗数および乗数のビツト幅をｎとした
とき２ｎとなり、例えばｎ＝４とした場合１６分割が最
適となる。第２図は本発明の実施例であつて上記２つの
方法を夫々とり入れて乗算回路を構成している。
図中の符号１００は被乗数人力（Ｘ３ないしＸ。）、１
０３は乗数人力（Ｙ，ないしＹ４）、１０４は部分積出
力（ＡｌｌないしＡ４）、２００はＸｌ，ＸＯとＹ５，
Ｙ４との大きさを比較する比較回路、２１３はＸｌ，Ｘ
Ｏ＞Ｙ，，Ｙ４であるとり２となるライン、２０１はＸ
ｌ，ＸＯ，Ｙ５，Ｙ４の値をもとに２０３ないし２１２
の１０個の積マトリクスのうち１個を選択する選択回路
、２０２はアドレス変換回路であつてライン２１３が″
１″のときはＸ３，Ｘ２，Ｙ７，Ｙ６をライン２１５へ
そのまま送出し一方ライン２１３が″１″のときはＹ７
，Ｙ６，Ｘ３，Ｘ２をライン２１５へ送出するもの、２
０３ないし２１２は部分積を記憶している積マトリクス
を表わす。なおマトリクス２０３は（Ｘ３Ｘ２ＯＯ）と
（Ｙ７Ｙ６ＯＯ）との積を、マトリクス２０４は（Ｘ３
Ｘ２ＯＯ）と（Ｙ７Ｙ６Ｏｌ）との積を、マトリクス２
０５は（Ｘ３Ｘ２Ｏｌ）と（Ｘ７Ｘ６Ｏｌ）との積を、
マトリクス２０６は（Ｘ３Ｘ２ＯＯ）と（Ｙ７Ｙ６ｌＯ
）との積を、マトリクス２０７は（Ｘ３Ｘ２Ｏｌ）と（
Ｙ７Ｙ６ｌＯ）との積を、マトリクス２０８は（Ｘ３Ｘ
２ｌＯ）と（Ｙ７Ｙ６ｌＯ）との積を、マトリクス２０
９は（Ｘ３Ｘ２ＯＯ）と（Ｙ７Ｙ６ｌｌ）との積を、マ
トリクス２１０は（Ｘ３Ｘ２Ｏｌ）と（Ｙ７Ｙ６ｌｌ）
との積を、マトリクス２１１は（Ｘ３Ｘ２ｌＯ）と（Ｙ
７Ｙ５ｌｌ）との積を、マトリクス２１２は（Ｘ３Ｘ２
ｌｌ）と（Ｙ７Ｙ６ｌｌ）との積を夫々発生する。更に
積マトリクス２０３，２０５，２０８，２１２は前記第
１の方法を適用し容量を減少している。また２１６ない
し２２５は選択回路２０１の出力であり、（ＸｌＸＯＹ
５Ｙ４）が（００００）のときライン２１６を、（０１
００）と（０００１）とのときライン２１７を、（０１
０１）のときライン２１８を、（１０００）と（００１
０）とのときライン２１９を、（１００１）と（０１１
０）とのときライン２２０を、（１０１０）のときライ
ン２２１を、（１１００）と（００１１）とのときライ
ン２２２を、（１１０１）と（０１１１）とのときライ
ン２２３を、（１１１０）と（１０１１）とのときライ
ン２２４を、（１１１１）のときライン２２５を夫々選
択する。
０３は乗数人力（Ｙ，ないしＹ４）、１０４は部分積出
力（ＡｌｌないしＡ４）、２００はＸｌ，ＸＯとＹ５，
Ｙ４との大きさを比較する比較回路、２１３はＸｌ，Ｘ
Ｏ＞Ｙ，，Ｙ４であるとり２となるライン、２０１はＸ
ｌ，ＸＯ，Ｙ５，Ｙ４の値をもとに２０３ないし２１２
の１０個の積マトリクスのうち１個を選択する選択回路
、２０２はアドレス変換回路であつてライン２１３が″
１″のときはＸ３，Ｘ２，Ｙ７，Ｙ６をライン２１５へ
そのまま送出し一方ライン２１３が″１″のときはＹ７
，Ｙ６，Ｘ３，Ｘ２をライン２１５へ送出するもの、２
０３ないし２１２は部分積を記憶している積マトリクス
を表わす。なおマトリクス２０３は（Ｘ３Ｘ２ＯＯ）と
（Ｙ７Ｙ６ＯＯ）との積を、マトリクス２０４は（Ｘ３
Ｘ２ＯＯ）と（Ｙ７Ｙ６Ｏｌ）との積を、マトリクス２
０５は（Ｘ３Ｘ２Ｏｌ）と（Ｘ７Ｘ６Ｏｌ）との積を、
マトリクス２０６は（Ｘ３Ｘ２ＯＯ）と（Ｙ７Ｙ６ｌＯ
）との積を、マトリクス２０７は（Ｘ３Ｘ２Ｏｌ）と（
Ｙ７Ｙ６ｌＯ）との積を、マトリクス２０８は（Ｘ３Ｘ
２ｌＯ）と（Ｙ７Ｙ６ｌＯ）との積を、マトリクス２０
９は（Ｘ３Ｘ２ＯＯ）と（Ｙ７Ｙ６ｌｌ）との積を、マ
トリクス２１０は（Ｘ３Ｘ２Ｏｌ）と（Ｙ７Ｙ６ｌｌ）
との積を、マトリクス２１１は（Ｘ３Ｘ２ｌＯ）と（Ｙ
７Ｙ５ｌｌ）との積を、マトリクス２１２は（Ｘ３Ｘ２
ｌｌ）と（Ｙ７Ｙ６ｌｌ）との積を夫々発生する。更に
積マトリクス２０３，２０５，２０８，２１２は前記第
１の方法を適用し容量を減少している。また２１６ない
し２２５は選択回路２０１の出力であり、（ＸｌＸＯＹ
５Ｙ４）が（００００）のときライン２１６を、（０１
００）と（０００１）とのときライン２１７を、（０１
０１）のときライン２１８を、（１０００）と（００１
０）とのときライン２１９を、（１００１）と（０１１
０）とのときライン２２０を、（１０１０）のときライ
ン２２１を、（１１００）と（００１１）とのときライ
ン２２２を、（１１０１）と（０１１１）とのときライ
ン２２３を、（１１１０）と（１０１１）とのときライ
ン２２４を、（１１１１）のときライン２２５を夫々選
択する。
例えば第２図において入力１００に（Ｘ３Ｘ２ＸｌＸＯ
）として（０１０１）が入力１０３に（Ｙ７Ｙ６Ｙ５Ｙ
４）として（１１１０）が印加されたとすると、比較回
路２００はＸ，ＸＯ＜Ｙ５Ｙ４即ち０１く１０なためラ
イン２１３は″０″となり、選択回路２０１には（Ｘｌ
ＸＯＹ５Ｙ４）即ち（０１１０）が印加されることから
ライン２２０が″１″となり、アドレス変換回路２０２
ではライン２１３が″０″であるため（Ｘ３，Ｘ２，Ｙ
７，Ｙ６）として（０１１１）をライン２１５へ送出す
る。この結集積マトリクス２０７が選択され部分積とし
て出力１０４へ（０１０００１１０）を出力する。゛以
上では第１図に示す１１０の九九表テーブルについて説
明したが、九九表テーブル１１１ないし１１３にも同様
な構成がとられる。第２図の構成をＰＬＡで構成した場
合、２，６１４ビツト以下で構成できるため、第１図で
示す８ビツト幅の乗算器の総容量は２，６１４×４＋６
７２１１，１２８ビツト以下で構成でき、現バイポーラ
の製造技術から１チツプで構成することが可能となる。
）として（０１０１）が入力１０３に（Ｙ７Ｙ６Ｙ５Ｙ
４）として（１１１０）が印加されたとすると、比較回
路２００はＸ，ＸＯ＜Ｙ５Ｙ４即ち０１く１０なためラ
イン２１３は″０″となり、選択回路２０１には（Ｘｌ
ＸＯＹ５Ｙ４）即ち（０１１０）が印加されることから
ライン２２０が″１″となり、アドレス変換回路２０２
ではライン２１３が″０″であるため（Ｘ３，Ｘ２，Ｙ
７，Ｙ６）として（０１１１）をライン２１５へ送出す
る。この結集積マトリクス２０７が選択され部分積とし
て出力１０４へ（０１０００１１０）を出力する。゛以
上では第１図に示す１１０の九九表テーブルについて説
明したが、九九表テーブル１１１ないし１１３にも同様
な構成がとられる。第２図の構成をＰＬＡで構成した場
合、２，６１４ビツト以下で構成できるため、第１図で
示す８ビツト幅の乗算器の総容量は２，６１４×４＋６
７２１１，１２８ビツト以下で構成でき、現バイポーラ
の製造技術から１チツプで構成することが可能となる。
なお第１図で示した乗算器１を用い被乗数ならびに乗数
が夫々１６ビツト幅の乗算器を構成する場合、乗算器１
を４個と１６ビツト幅カロ算器１個と２４ビツト幅加算
器１個を接続することにより実現できる。
が夫々１６ビツト幅の乗算器を構成する場合、乗算器１
を４個と１６ビツト幅カロ算器１個と２４ビツト幅加算
器１個を接続することにより実現できる。
すなわち第１図で示す乗算器１に加算器を付加しておけ
ば拡張性に富んだ乗算器が構成できる。第３図は８ビツ
ト幅の乗算器の本発明による実施例であつて、図中１は
第１図に示すと同じ乗算器、３００は他の乗算器からの
部分積を入力するライン、３０１は１６ビツト幅加算器
、３０２は積出力である。例えば１６ビツト輻の乗算器
は第３図に示す乗算器を４個設置し、４個の乗算器の３
００と３０２とを適宜接続することにより実現できる。
第３図の構成をＰＬＡで実現した場合に容量的にみて１
チツプに収容することは可能である。以上８ビツト幅の
乗算器の実施例について説明したが、ビツト幅が変化し
ても同様に適用できることはいうまでもない。
ば拡張性に富んだ乗算器が構成できる。第３図は８ビツ
ト幅の乗算器の本発明による実施例であつて、図中１は
第１図に示すと同じ乗算器、３００は他の乗算器からの
部分積を入力するライン、３０１は１６ビツト幅加算器
、３０２は積出力である。例えば１６ビツト輻の乗算器
は第３図に示す乗算器を４個設置し、４個の乗算器の３
００と３０２とを適宜接続することにより実現できる。
第３図の構成をＰＬＡで実現した場合に容量的にみて１
チツプに収容することは可能である。以上８ビツト幅の
乗算器の実施例について説明したが、ビツト幅が変化し
ても同様に適用できることはいうまでもない。
以上説明したように本発明は演算時間を大幅に増加させ
ることなく、ＰＬＡ化した場合の総容量が少ない乗算器
を構成できる。
ることなく、ＰＬＡ化した場合の総容量が少ない乗算器
を構成できる。
そして、（１） ８ビツト幅の乗算器をも１チツプ上で
構成できる、（２）さらに拡張性をもたせるため上記（
１）の構成に１６ビツト幅の加算器を付加したとしても
これらを１チツプ上で構成できる、という大きい利点を
もつている。
構成できる、（２）さらに拡張性をもたせるため上記（
１）の構成に１６ビツト幅の加算器を付加したとしても
これらを１チツプ上で構成できる、という大きい利点を
もつている。
第１図は従来の８ビツト幅乗算器の一例、第２図は本発
明に用いる４ビツト幅の九九表テーブルの一実施例構成
、第３図は８ビツト幅乗算器を構成した本発明の一実施
例を示す。 図中１００，１０１は被乗数人力、１０２，１０３は乗
数人力、１０４ないし１０８はプロツク間接続ライン、
１１０ないし１１２は九九表テーブル、１１４，１１５
は加算器、１０９は積出力、１は８ビツト幅乗算器、２
００は比較回路、２１３は比較回路出力、２０１は選択
回路、２１６ないし２２５は選択回路出力、２０２はア
ドレス変換回路、２０３ないし２１２は積マトリクス、
３００は部分積人力、３０１は加算器、３０２は積出力
を表わす。
明に用いる４ビツト幅の九九表テーブルの一実施例構成
、第３図は８ビツト幅乗算器を構成した本発明の一実施
例を示す。 図中１００，１０１は被乗数人力、１０２，１０３は乗
数人力、１０４ないし１０８はプロツク間接続ライン、
１１０ないし１１２は九九表テーブル、１１４，１１５
は加算器、１０９は積出力、１は８ビツト幅乗算器、２
００は比較回路、２１３は比較回路出力、２０１は選択
回路、２１６ないし２２５は選択回路出力、２０２はア
ドレス変換回路、２０３ないし２１２は積マトリクス、
３００は部分積人力、３０１は加算器、３０２は積出力
を表わす。
Claims (1)
- 【特許請求の範囲】 １ 部分積を複数個に分割して記憶する部分積テーブル
をそなえ、与えられた乗数と被乗数とにより上記部分積
テーブルを索引して積を得る乗算器において、被乗数と
乗数との大きさを比較する比較手段と、被乗数と乗数と
によりアクセスすべき上記部分積テーブルを選択する選
択手段と、上記比較手段により被乗数と乗数とからなる
情報を被乗数・乗数あるいは乗数・被乗数の順序に変換
するアドレス変換手段と、上記選択手段とアドレス変換
手段とからの情報により上記複数個の部分積テーブルを
索引して積を求めることを特徴とする乗積回路。 ２ 上記乗算回路をＮビット幅の出力をもつよう構成す
ると共に該乗算回路を複数個配置し、該複数個の乗算回
路からの部分積を加算する加算回路をそなえたことを特
徴とする特許請求の範囲第１項記載の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51120614A JPS592935B2 (ja) | 1976-10-07 | 1976-10-07 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51120614A JPS592935B2 (ja) | 1976-10-07 | 1976-10-07 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5345948A JPS5345948A (en) | 1978-04-25 |
| JPS592935B2 true JPS592935B2 (ja) | 1984-01-21 |
Family
ID=14790592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51120614A Expired JPS592935B2 (ja) | 1976-10-07 | 1976-10-07 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592935B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4484300A (en) * | 1980-12-24 | 1984-11-20 | Honeywell Information Systems Inc. | Data processor having units carry and tens carry apparatus supporting a decimal multiply operation |
| JPS58142411U (ja) * | 1981-12-09 | 1983-09-26 | 田中 元康 | 腐蝕抑制剤を含浸せしめたワツシヤ−付耐蝕ボルトナツト |
| JPS63105848A (ja) * | 1986-10-23 | 1988-05-11 | Nippon Telegr & Teleph Corp <Ntt> | 光コネクタ組立て装置 |
| JPS6368048U (ja) * | 1987-09-30 | 1988-05-07 | ||
| JP2830566B2 (ja) * | 1992-01-13 | 1998-12-02 | 日本電気株式会社 | 十進数乗算器 |
-
1976
- 1976-10-07 JP JP51120614A patent/JPS592935B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5345948A (en) | 1978-04-25 |
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