JPS6155690B2 - - Google Patents
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- Publication number
- JPS6155690B2 JPS6155690B2 JP56104831A JP10483181A JPS6155690B2 JP S6155690 B2 JPS6155690 B2 JP S6155690B2 JP 56104831 A JP56104831 A JP 56104831A JP 10483181 A JP10483181 A JP 10483181A JP S6155690 B2 JPS6155690 B2 JP S6155690B2
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- JP
- Japan
- Prior art keywords
- circuit
- code
- binary coded
- decimal number
- decimal
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置における10進演算装置
に関する。
に関する。
従来、10進演算で特に10進乗除算および10進２
進変換、２進10進変換では10進数の倍数を作成す
るために、10進加算減算のできる演算器を何度か
通したり、限られた倍数発生回路を通したものを
演算器の入力としていた。したがつて目的とする
演算結果を得るまで多くの処理ステツプを必要と
するという欠点があつた。
進変換、２進10進変換では10進数の倍数を作成す
るために、10進加算減算のできる演算器を何度か
通したり、限られた倍数発生回路を通したものを
演算器の入力としていた。したがつて目的とする
演算結果を得るまで多くの処理ステツプを必要と
するという欠点があつた。
本発明の目的は高速に動作する10進演算装置を
提供することにある。
提供することにある。
前記目的を達成するために、本発明による10進
演算装置は、２進化10進数を8421コードから5421
コードに変換した後、左へ１ビツトシフトするこ
とにより２進化10進数を２倍にする２進化10進数
２倍回路を複数段縦続接続した回路、また２進化
10進数を右へシフトした後、5421コードから8421
コードへ変換することにより２進化10進数を1/2
倍にする２進化10進数1/2倍回路を複数段縦続接
続した回路のいずれかまたは前記２進化10進数２
倍回路および２進化10進数1/2倍回路それぞれの
複数段縦続回路双方を備えた回路と、前記２進化
10進数２倍回路または２進化10進数1/2倍回路の
各段の２±n倍出力を入力とし、倍数指定情報に
より前記２±n倍出力のいずれかを選択して出力
する倍数選択回路とから構成してある。
演算装置は、２進化10進数を8421コードから5421
コードに変換した後、左へ１ビツトシフトするこ
とにより２進化10進数を２倍にする２進化10進数
２倍回路を複数段縦続接続した回路、また２進化
10進数を右へシフトした後、5421コードから8421
コードへ変換することにより２進化10進数を1/2
倍にする２進化10進数1/2倍回路を複数段縦続接
続した回路のいずれかまたは前記２進化10進数２
倍回路および２進化10進数1/2倍回路それぞれの
複数段縦続回路双方を備えた回路と、前記２進化
10進数２倍回路または２進化10進数1/2倍回路の
各段の２±n倍出力を入力とし、倍数指定情報に
より前記２±n倍出力のいずれかを選択して出力
する倍数選択回路とから構成してある。
前記構成によれば本発明の目的は完全に達成で
きる。
きる。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図に本発明の基本となる回路の実施例を示
す。第１図ａは10進数１桁に対し8421コードから
5421コードにコード変換し左１ビツトシフトした
10進２倍回路を表わし、第１図ｂは右１ビツトシ
フトした後、5421コードから8421コードにコード
変換した10進1/2倍回路を表わしている、第１図
ｃは8421コードと5421コードの変換表、下式はそ
の論理式である。
す。第１図ａは10進数１桁に対し8421コードから
5421コードにコード変換し左１ビツトシフトした
10進２倍回路を表わし、第１図ｂは右１ビツトシ
フトした後、5421コードから8421コードにコード
変換した10進1/2倍回路を表わしている、第１図
ｃは8421コードと5421コードの変換表、下式はそ
の論理式である。
b0＝a0＋a1a2＋a1a3
b1＝a0a3＋a1 ２ ３
b2＝a2a3＋a0 ３＋1a2
b3＝０ 1a3＋a1a2 ３＋a0 ３
a0＝b0b1＋b0b2b3
a1＝0b1＋b0 １ ２＋b0b2 ３
a2＝0b2＋b0 2b3＋b2 ３
a3＝b0 ３＋0b3
入力する10進数は０〜９までであるので、10以
上の8421コードに対する5421コードは使用しな
い。したがつて論理式は10進数０〜９までに対し
て成立する。第１図ｃで示されるように、8421コ
ードで入力した２進化10進数は、前述の論理式で
構成した変換回路を通り、5421コードに変換され
る。
上の8421コードに対する5421コードは使用しな
い。したがつて論理式は10進数０〜９までに対し
て成立する。第１図ｃで示されるように、8421コ
ードで入力した２進化10進数は、前述の論理式で
構成した変換回路を通り、5421コードに変換され
る。
この8421コードと5421コードは次のような特徴
がある。
がある。
第１に5421コードの最上位ビツトb0は、入力の
２進化10進数（8421コード）を２倍したときの上
位の桁への桁上がりが正しく発生できる。
２進化10進数（8421コード）を２倍したときの上
位の桁への桁上がりが正しく発生できる。
第２の5421コードの下位ビツトb1，b2，b3はそ
のまま１ビツト左シフトしたとき、入力の２進化
10進数（8421コード）の２倍した値が発生でき
る。
のまま１ビツト左シフトしたとき、入力の２進化
10進数（8421コード）の２倍した値が発生でき
る。
第３に左１ビツトシフトしたとき、5421コード
のb3のさらに下位の１ビツトシフトはシフトによ
り空白になる。
のb3のさらに下位の１ビツトシフトはシフトによ
り空白になる。
通常この位置に下位桁からの桁上がりが挿入さ
れる。下位桁が存在しない場合０に固定しておけ
ばよい。
れる。下位桁が存在しない場合０に固定しておけ
ばよい。
第４に上位桁への桁上りおよび下位桁からの桁
上りは最大でも１であるから１ビツト左シフトで
よい。以上の特徴から、この２倍回路を複数段接
続することにより、各段での出力が始めに入力し
た２進化10進数の２n倍となつてあらわれる。
上りは最大でも１であるから１ビツト左シフトで
よい。以上の特徴から、この２倍回路を複数段接
続することにより、各段での出力が始めに入力し
た２進化10進数の２n倍となつてあらわれる。
以上２倍回路に関して述べたが1/2倍回路も同
様で、２倍回路時の構成を全く逆転した場合と考
えられる。
様で、２倍回路時の構成を全く逆転した場合と考
えられる。
第２図は前記２倍回路１および1/2倍回路２を
基に倍数発生を行なう回路の実施例である。それ
ぞれ４段積み上げ、×１、×２、×４、×８、×16、×
1/2、×1/4、×1/8、×1/16を発生している各倍数
は、倍数選択回路３で外部からの指定で選択され
出力される。各段で１ビツトシフトにより外から
入力する端子および外に出力する端子があるがこ
れは10進数複数桁の処理を行なうときに隣接する
桁に接続するものである。第３図は10進数３桁の
場合の接続した構成を表わしている。
基に倍数発生を行なう回路の実施例である。それ
ぞれ４段積み上げ、×１、×２、×４、×８、×16、×
1/2、×1/4、×1/8、×1/16を発生している各倍数
は、倍数選択回路３で外部からの指定で選択され
出力される。各段で１ビツトシフトにより外から
入力する端子および外に出力する端子があるがこ
れは10進数複数桁の処理を行なうときに隣接する
桁に接続するものである。第３図は10進数３桁の
場合の接続した構成を表わしている。
次に第２図を基に動作を順を追つて説明する。
倍数を発生した10進数１桁が入力されると２倍回
路１で8421コードから5421コードに変換され、左
１ビツトシフトすることにより、10進数で２倍さ
れる。さらに２段目出力で４倍、３段目出力で８
倍、４段目出力で16倍される。
倍数を発生した10進数１桁が入力されると２倍回
路１で8421コードから5421コードに変換され、左
１ビツトシフトすることにより、10進数で２倍さ
れる。さらに２段目出力で４倍、３段目出力で８
倍、４段目出力で16倍される。
一方、前記の倍数を発生したい10進数１桁を１
ビツト右シフトした後、1/2倍回路２で5421コー
ドから8421コードにコード変換することにより、
10進数で1/2倍された値が出力される。２段目出
力で1/4倍、３段目出力で1/8倍、４段目出力で1/
１６倍された値が発生する。各倍数で発生された値
は、倍数選択回路３に集められ、外部からの倍数
指示により希望する倍数を発生する、第３図は、
第２図の回路を３個、桁方向に並べ接続した場合
の10進数３桁の倍数発生回路である。さらに大き
な複数桁の倍数発生回路を構成するには同様に桁
方向に拡張することにより可能である。
ビツト右シフトした後、1/2倍回路２で5421コー
ドから8421コードにコード変換することにより、
10進数で1/2倍された値が出力される。２段目出
力で1/4倍、３段目出力で1/8倍、４段目出力で1/
１６倍された値が発生する。各倍数で発生された値
は、倍数選択回路３に集められ、外部からの倍数
指示により希望する倍数を発生する、第３図は、
第２図の回路を３個、桁方向に並べ接続した場合
の10進数３桁の倍数発生回路である。さらに大き
な複数桁の倍数発生回路を構成するには同様に桁
方向に拡張することにより可能である。
本実施例では倍数は16倍、および1/16倍である
が、さらに、10進２倍回路、および10進1/2倍回
路を積み重ねることにより、多くの倍数発生が可
能である。
が、さらに、10進２倍回路、および10進1/2倍回
路を積み重ねることにより、多くの倍数発生が可
能である。
以上、詳しく説明したように本発明によれば10
進数の倍数発生を10進２倍回路および1/2倍回路
を複数個積み上げ、複数通りの倍数を発生し、外
部からの指示で選択することにより、10進演算の
高速化が可能となる。
進数の倍数発生を10進２倍回路および1/2倍回路
を複数個積み上げ、複数通りの倍数を発生し、外
部からの指示で選択することにより、10進演算の
高速化が可能となる。
第１図ａは10進２倍回路の回路図、同図ｂは10
進1/2倍回路の回路図、同図ｃは8421コードから
5421コードへの変換表を示す図、第２図は本発明
による10進演算装置の一実施例を示す回路図で10
進数１桁に対して倍数発生を行なう場合の例であ
る。第３図は本発明の他の実施例を示す回路図
で、10進数３桁に対して倍数発生を行なう場合の
例である。 １……10進２倍回路、２……10進1/2倍回路、
３……倍数選択回路。
進1/2倍回路の回路図、同図ｃは8421コードから
5421コードへの変換表を示す図、第２図は本発明
による10進演算装置の一実施例を示す回路図で10
進数１桁に対して倍数発生を行なう場合の例であ
る。第３図は本発明の他の実施例を示す回路図
で、10進数３桁に対して倍数発生を行なう場合の
例である。 １……10進２倍回路、２……10進1/2倍回路、
３……倍数選択回路。
Claims (1)
- １ ２進化10進数を8421コードから5421コードに
変換した後、左へ１ビツトシフトすることにより
２進化10進数を２倍にする２進化10進数２倍回路
を複数段縦続接続した回路、または２進化10進数
を右へシフトした後、5421コードから8421コード
へ変換することにより２進化10進数を1/2倍にす
る２進化10進数1/2倍回路を複数段縦続接続した
回路のいずれかまたは前記２進化10進数２倍回路
および２進化10進数1/2倍回路それぞれの複数段
縦続回路双方を備えた回路と、前記２進化10進数
２倍回路または２進化10進数1/2倍回路の各段の
２±n倍出力を入力とし、倍数指定情報により前
記２±n倍出力のいずれかを選択して出力する倍
数選択回路とから構成したことを特徴とする10進
演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104831A JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104831A JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585842A JPS585842A (ja) | 1983-01-13 |
| JPS6155690B2 true JPS6155690B2 (ja) | 1986-11-28 |
Family
ID=14391317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104831A Granted JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585842A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189375A (ja) * | 1984-03-08 | 1985-09-26 | Sony Corp | ビデオ信号処理方法 |
| JP7124714B2 (ja) | 2017-01-10 | 2022-08-24 | パナソニックホールディングス株式会社 | 電磁界分布調整装置、および、マイクロ波加熱装置 |
-
1981
- 1981-07-03 JP JP56104831A patent/JPS585842A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS585842A (ja) | 1983-01-13 |
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