JPS5933972B2 - シリコン基板の製造方法 - Google Patents
シリコン基板の製造方法Info
- Publication number
- JPS5933972B2 JPS5933972B2 JP57099271A JP9927182A JPS5933972B2 JP S5933972 B2 JPS5933972 B2 JP S5933972B2 JP 57099271 A JP57099271 A JP 57099271A JP 9927182 A JP9927182 A JP 9927182A JP S5933972 B2 JPS5933972 B2 JP S5933972B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- oxygen
- mirror
- heat treatment
- bsd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P36/00—Gettering within semiconductor bodies
- H10P36/03—Gettering within semiconductor bodies within silicon bodies
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は、半導体デバイスに使用する鏡面ウエー ・・
を製造する方法に関する。
を製造する方法に関する。
通常、ＩＣ、ＶＬＳＩ用のシリコン基板には鏡面ウエー
ー゛を使用する。
ー゛を使用する。
鏡面ウエーー・には、シリコン単結晶棒より、スライス
、ラップ、面取、エッチング後研摩したシリコン基板と
シリコン単結晶棒よりスライス、ラップ、面取り、エッ
チングしたシリコン基板がある。最近はシリコン基板に
ゲツタリング処理を施すことが多い。
、ラップ、面取、エッチング後研摩したシリコン基板と
シリコン単結晶棒よりスライス、ラップ、面取り、エッ
チングしたシリコン基板がある。最近はシリコン基板に
ゲツタリング処理を施すことが多い。
ゲツタリング処理を大別するとエクストリンシツクゲツ
タリングとイントリンシツクゲツタリング（以下ＩＧと
いラ）がある。エクストリンシツクゲツタリングの１つ
にバックサイドダメージ（以下ＢＳＤといラ）があり液
体ホーニング、サンドブラスト等によりシリコン基板の
裏面に砥粒を噴射して、ダメージを入れることが一般的
に行われている。このダメージは、砥粒の粒径、砥粒の
噴射圧力をコントロールすることにより、シリコン基板
の裏面に５〜１０μのクラック層を付与するタイプと、
その後の半導体デバイス工程中にシリコン基板の裏面に
積層欠陥を発生させるタイプに分けられる。
タリングとイントリンシツクゲツタリング（以下ＩＧと
いラ）がある。エクストリンシツクゲツタリングの１つ
にバックサイドダメージ（以下ＢＳＤといラ）があり液
体ホーニング、サンドブラスト等によりシリコン基板の
裏面に砥粒を噴射して、ダメージを入れることが一般的
に行われている。このダメージは、砥粒の粒径、砥粒の
噴射圧力をコントロールすることにより、シリコン基板
の裏面に５〜１０μのクラック層を付与するタイプと、
その後の半導体デバイス工程中にシリコン基板の裏面に
積層欠陥を発生させるタイプに分けられる。
クラック層を付与するタイプは半導体デバイス作製工程
中にゲツタリング効果が消失しにくい反面、ソリに代表
されるシリコン基板の変形や、クラック層中に付着した
汚染の影響が残る等の問題点がある。
中にゲツタリング効果が消失しにくい反面、ソリに代表
されるシリコン基板の変形や、クラック層中に付着した
汚染の影響が残る等の問題点がある。
又、積層欠陥を発生させるタイプは、半導体デバイス作
製工程中に基板の変形や、汚染の問題は起らないが、ゲ
ツタリング効果の消失があり、期待した程のＩＣのホー
ルドタイムや良品率の向上は得られない問題点がある。
製工程中に基板の変形や、汚染の問題は起らないが、ゲ
ツタリング効果の消失があり、期待した程のＩＣのホー
ルドタイムや良品率の向上は得られない問題点がある。
本出願人が特願昭５６−１４２３３４に詳細に説明した
ごとく、ＩＧ付与鏡面ウエーー・について実験を行い、
高温と低温の２ステツプ熱処理後、該鏡面ウエーー・の
表面層を除去することにより、ＭＯＳメモリーのホール
ドタイム不良を低下することができた。
ごとく、ＩＧ付与鏡面ウエーー・について実験を行い、
高温と低温の２ステツプ熱処理後、該鏡面ウエーー・の
表面層を除去することにより、ＭＯＳメモリーのホール
ドタイム不良を低下することができた。
その後、本発明者等は半導体デバイス作製後のホールド
タイムや良品率の向上について種々の継続実験を行つた
結果、鏡面ウエーー・にＢＳＤを付与した後、該鏡面ウ
エーー・を３〜１０％の酸素を含む雰囲気中で高温と低
温の２ステツプ熱処理または３〜１０％の酸素を含む雰
囲気中で高温引続いで唆素を含まな（・雰囲気中で低温
の２ステツプ熱処理を施し、該鏡面ウエーー・の表面層
を除去することにより、多大な効果が得られることを見
出した。
タイムや良品率の向上について種々の継続実験を行つた
結果、鏡面ウエーー・にＢＳＤを付与した後、該鏡面ウ
エーー・を３〜１０％の酸素を含む雰囲気中で高温と低
温の２ステツプ熱処理または３〜１０％の酸素を含む雰
囲気中で高温引続いで唆素を含まな（・雰囲気中で低温
の２ステツプ熱処理を施し、該鏡面ウエーー・の表面層
を除去することにより、多大な効果が得られることを見
出した。
即ち、石英ルツボを使用した引上げ法による半導体シリ
コン棒よりシリコン基板を製造する方法に於いて、該半
導体シリコン棒をウエーノ訛した後、加工々程、例えば
エツチングする工程、研摩する工程、あるいはその中間
工程において、鏡面ウエーハに半導体デバイス工程中に
積層欠陥を発生するタイプのＢＳＤを付与した後、３〜
１０％の酸素を含む雰囲気中で、高温と低温の２ステツ
プ熱処理、または３〜１０％の酸素を含む雰囲気中で高
温、引続いて酸素を含まな（・雰囲気中で低温の２ステ
ツプ熱処理を施し、その後、シリコン表面層を取り除く
ことにより多大な効果を得たのである。
コン棒よりシリコン基板を製造する方法に於いて、該半
導体シリコン棒をウエーノ訛した後、加工々程、例えば
エツチングする工程、研摩する工程、あるいはその中間
工程において、鏡面ウエーハに半導体デバイス工程中に
積層欠陥を発生するタイプのＢＳＤを付与した後、３〜
１０％の酸素を含む雰囲気中で、高温と低温の２ステツ
プ熱処理、または３〜１０％の酸素を含む雰囲気中で高
温、引続いて酸素を含まな（・雰囲気中で低温の２ステ
ツプ熱処理を施し、その後、シリコン表面層を取り除く
ことにより多大な効果を得たのである。
本発明の特徴は、鏡面ウエーー・にＢＳＤ加工後、３〜
１０％の酸素を含む雰囲気中で高温と低温の２ステツブ
熱処理、または３〜１０％の酸素を含む雰囲気中で高温
引続いて酸素を含まない雰囲気中で低温の２ステツブ熱
処理を施した後、表面層を取り除くことにある。
１０％の酸素を含む雰囲気中で高温と低温の２ステツブ
熱処理、または３〜１０％の酸素を含む雰囲気中で高温
引続いて酸素を含まない雰囲気中で低温の２ステツブ熱
処理を施した後、表面層を取り除くことにある。
以下各実施例について説明する。
実施例 １
酸素濃度１４〜１８×１０１７ａｔ０ｍｓ／Ｃｃ（ＡＳ
′ＲＭ表示）を含有するＣＺ無転位単結晶より、スライ
ス工程、面取り工程、ラツプ工程エツチング工程を実施
したＰ型（１００）７〜１０Ω｛、１００ψ、５２５μ
の鏡面ウエーー・に平均粒径１０μの砥粒を１．５ｋｇ
／（１−JモVｆの空気圧で噴射してＢＳＤ加工した。
′ＲＭ表示）を含有するＣＺ無転位単結晶より、スライ
ス工程、面取り工程、ラツプ工程エツチング工程を実施
したＰ型（１００）７〜１０Ω｛、１００ψ、５２５μ
の鏡面ウエーー・に平均粒径１０μの砥粒を１．５ｋｇ
／（１−JモVｆの空気圧で噴射してＢＳＤ加工した。
該鏡面ウエーー・を洗浄後、Ａｒに酸素を５（Ｆ６加え
た雰囲気中で、１１５０℃で８時間、続いて７００℃で
８時間の２ステツプ熱処理を施し、該鏡面ウエ一・・を
希弗酸により酸化膜を除き、ＢＳＤ加工面の反対面であ
る表面層を鏡面研摩により１０〜２０μ除去した。第１
図は本実施例による鏡面ウエ一・・を使つてＭＯＳ型メ
モリー１Ｃデバイスを製作した場合（Ａ曲線）と、ＢＳ
Ｄを付与した後、Ａｒのみの雰囲気中で２ステツプ熱処
理後、表面層を除去した場合（Ｂ曲線）と、ＢＳＤを付
与し、２ステツプ熱処理を実施せずに表面層を除去した
場合（Ｃ曲線）のホールドタイムの比較を示している。
た雰囲気中で、１１５０℃で８時間、続いて７００℃で
８時間の２ステツプ熱処理を施し、該鏡面ウエ一・・を
希弗酸により酸化膜を除き、ＢＳＤ加工面の反対面であ
る表面層を鏡面研摩により１０〜２０μ除去した。第１
図は本実施例による鏡面ウエ一・・を使つてＭＯＳ型メ
モリー１Ｃデバイスを製作した場合（Ａ曲線）と、ＢＳ
Ｄを付与した後、Ａｒのみの雰囲気中で２ステツプ熱処
理後、表面層を除去した場合（Ｂ曲線）と、ＢＳＤを付
与し、２ステツプ熱処理を実施せずに表面層を除去した
場合（Ｃ曲線）のホールドタイムの比較を示している。
第１図の横軸はホールドタイム（単位ＭＳ）縦軸ぱ試料
数を示す。第１図かられかる様に、ホールドタイムはＡ
曲線の場合がＢ曲線、Ｃ曲線より長く、ホールドタイム
不良を顕著に低下することができた。このことにより、
ＢＳＤを付与して、酸素を５（ｆ）含む雰囲気中で１１
５０℃８時間、７０００Ｃ８時間の２ステツプ熱処理を
施し、１０〜２０μの表面層を除去することが、ホール
ドタイムの向上に重要であることを示している。実施例
２実施例１と同様の鏡面ウエーー・に同様のＢＳＤ加
工を施し、洗浄後、Ａｒに酸素を３％加えた雰囲気中で
、１１５０℃で８時間、続いて７００雰Ｃで８時間の２
ステツプ熱処理を施し、希弗酸により酸化膜を除き、Ｂ
ＳＤ加工面の反対面である表面層を鏡面研摩により１０
〜２０μ除去した。
数を示す。第１図かられかる様に、ホールドタイムはＡ
曲線の場合がＢ曲線、Ｃ曲線より長く、ホールドタイム
不良を顕著に低下することができた。このことにより、
ＢＳＤを付与して、酸素を５（ｆ）含む雰囲気中で１１
５０℃８時間、７０００Ｃ８時間の２ステツプ熱処理を
施し、１０〜２０μの表面層を除去することが、ホール
ドタイムの向上に重要であることを示している。実施例
２実施例１と同様の鏡面ウエーー・に同様のＢＳＤ加
工を施し、洗浄後、Ａｒに酸素を３％加えた雰囲気中で
、１１５０℃で８時間、続いて７００雰Ｃで８時間の２
ステツプ熱処理を施し、希弗酸により酸化膜を除き、Ｂ
ＳＤ加工面の反対面である表面層を鏡面研摩により１０
〜２０μ除去した。
これらのウエーハをＭＯＳメモリーＣに加工後、そのホ
ールドタイムを測定した結果、その向上は実施例１と同
様であり、ホールドタイム不良が顕著に低下した。実施
例 ３ Ａｒに酸素を１０％加えた雰囲気を用いて、実施例１と
全く同様の実験を実施した。
ールドタイムを測定した結果、その向上は実施例１と同
様であり、ホールドタイム不良が顕著に低下した。実施
例 ３ Ａｒに酸素を１０％加えた雰囲気を用いて、実施例１と
全く同様の実験を実施した。
得られたウエ一・・をＭＯＳメモリー１Ｃに加工後、そ
のホールドタイムを測定した結果、その向上は実施例１
と同様であり、ホールドタイム不良が顕著に低下した。
実施例 ４ Ａｒに酸素を２％加えた雰囲気を用いて、実施例１と全
く同様の実験を実施した。
のホールドタイムを測定した結果、その向上は実施例１
と同様であり、ホールドタイム不良が顕著に低下した。
実施例 ４ Ａｒに酸素を２％加えた雰囲気を用いて、実施例１と全
く同様の実験を実施した。
得られたウエーハをＭＯＳメモリー１Ｃに加工後、その
ホールドタイムを測定したところ、その結果は第１図Ｂ
曲線とほ寸同じであり、その向上はほとんど認められな
かつた。実施例 ５ Ａｒｆ１Ｃ酸素を１５％加えた雰囲気を用いて、実施例
１と全く同様の実験を実施した。
ホールドタイムを測定したところ、その結果は第１図Ｂ
曲線とほ寸同じであり、その向上はほとんど認められな
かつた。実施例 ５ Ａｒｆ１Ｃ酸素を１５％加えた雰囲気を用いて、実施例
１と全く同様の実験を実施した。
得られたウエーハをＭＯＳメモリー１Ｃに加工様、その
ホールドタイムを測定したところ、その結果は第１図Ｃ
曲線とほ寸同じであり、その向上はほとんど認められな
かつた。実施例 ６ 実施例１において、エツチング工程後、鏡面研摩工程を
加え、同様なＢＳＤ加工、同様な熱処理を施し、表面層
を鏡面研摩により０．５〜５μ除去した。
ホールドタイムを測定したところ、その結果は第１図Ｃ
曲線とほ寸同じであり、その向上はほとんど認められな
かつた。実施例 ６ 実施例１において、エツチング工程後、鏡面研摩工程を
加え、同様なＢＳＤ加工、同様な熱処理を施し、表面層
を鏡面研摩により０．５〜５μ除去した。
得られたウエーー・をＭＯＳメモリー１Ｃに加工後、そ
のホールドタイムを測定した結果、その向上は実施例１
と同様であり、ホールドタイム不良が顕著に低下した。
実施例 ７ 実施例１において、エツチング工程後、鏡面研摩工程を
加え、ＢＳＤ加工を実施せず、同様な熱処理を施し、表
面層を鏡面研摩により０．５〜５μ除去した。
のホールドタイムを測定した結果、その向上は実施例１
と同様であり、ホールドタイム不良が顕著に低下した。
実施例 ７ 実施例１において、エツチング工程後、鏡面研摩工程を
加え、ＢＳＤ加工を実施せず、同様な熱処理を施し、表
面層を鏡面研摩により０．５〜５μ除去した。
得られたウエーー・をＭＯＳメモリーＩＣに加工後、そ
のホールドタイムを測定したところ、その結果は第１図
Ｂ曲線とほ〜同じであり、その向上はほとんど認められ
なかつた。実施例 ８ 実施例１乃至実施例７において、高温熱処理は各実施例
における酸素量を含む雰囲気中で、低温熱処理は酸素を
含まない雰囲気中で、その他の条件は各実施例の条件と
同様にして実験を行つた。
のホールドタイムを測定したところ、その結果は第１図
Ｂ曲線とほ〜同じであり、その向上はほとんど認められ
なかつた。実施例 ８ 実施例１乃至実施例７において、高温熱処理は各実施例
における酸素量を含む雰囲気中で、低温熱処理は酸素を
含まない雰囲気中で、その他の条件は各実施例の条件と
同様にして実験を行つた。
得られたウエ一・・をＭＯＳメモリー１Ｃに加工後、ホ
ールドタイムん測定した結果は各実施例における結果と
ほ〜同様であつた。実施例 ９ 実施例１において、高温熱処理はＡｒのみの雰囲気中で
、低温熱処理は、５（Ｆ６の酸素を含むＡｒ雰囲気中で
実験を行なつた。
ールドタイムん測定した結果は各実施例における結果と
ほ〜同様であつた。実施例 ９ 実施例１において、高温熱処理はＡｒのみの雰囲気中で
、低温熱処理は、５（Ｆ６の酸素を含むＡｒ雰囲気中で
実験を行なつた。
得られたウエーー・をＭＯＳメモリー１Ｃに加工後、ホ
ールドタイムを測定したところ、その向上はほとんど認
められなかつた。上記各実施例のＢＳＤ加工には平均粒
径１０μの砥粒を用いたが、平均粒径３μの砥粒の場合
でも同様の結果が得られた。
ールドタイムを測定したところ、その向上はほとんど認
められなかつた。上記各実施例のＢＳＤ加工には平均粒
径１０μの砥粒を用いたが、平均粒径３μの砥粒の場合
でも同様の結果が得られた。
又、熱処理の場合の雰囲気ガスとしてＡｒガスの代りに
Ｎ２ガスを用いても同様の結果が得られた。以上各実施
例および第１図にも記載したごとく、本発明の方法によ
り作製された鏡面ウエーー・をＭＯＳメモリー１Ｃに加
工した場合、そのホールドタイムは格段に向上し、ホー
ルドタイムによる不良が顕著に低下する効果が得られ、
良品率が向上した。
Ｎ２ガスを用いても同様の結果が得られた。以上各実施
例および第１図にも記載したごとく、本発明の方法によ
り作製された鏡面ウエーー・をＭＯＳメモリー１Ｃに加
工した場合、そのホールドタイムは格段に向上し、ホー
ルドタイムによる不良が顕著に低下する効果が得られ、
良品率が向上した。
第１図はＭＯＳ型メモリー１Ｃデバイスのホールドタイ
ム特性を示す。 横軸はホールドタイム（単位ＭＳ）、縦軸は試料数を示
す。
ム特性を示す。 横軸はホールドタイム（単位ＭＳ）、縦軸は試料数を示
す。
Claims (1)
- 【特許請求の範囲】 １ 半導体デバイスに使用する鏡面ウエーハを製造する
方法において、鏡面化したウエーハにＢＳＤ（バックサ
イドダメージ）を付与し該鏡面ウエーハを、３〜１０％
の酸素を含む雰囲気中で高温と低温の２ステップ熱処理
を施し、該鏡面ウエーハのＢＳＤ加工面の反対面である
表面層を除去することを特徴とする半導体デバイス用シ
リコン基板の製造方法。 ２ 半導体デバイスに使用する鏡面ウエーハを製造する
方法において、鏡面化したウエーハにＢＳＤ（バックサ
イドダメージ）を付与し、該鏡面ウエーハを、３〜１０
％の酸素を含む雰囲気中で高温熱処理を行い、引続いて
酸素を含まない雰囲気中で低温熱処理を施し、該鏡面ウ
エーハのＢＳＤ加工面の反対面である表面層を除去する
ことを特徴とする半導体デバイス用シリコン基板の製造
方法。 ３ ３〜１０％の酸素を含む雰囲気中で熱処理を施し、
該鏡面ウエーハの表面層を０．５〜２０μ除去すること
を特徴とする特許請求の範囲第１項又は第２項の半導体
デバイス用シリコン基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099271A JPS5933972B2 (ja) | 1982-06-11 | 1982-06-11 | シリコン基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099271A JPS5933972B2 (ja) | 1982-06-11 | 1982-06-11 | シリコン基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58216426A JPS58216426A (ja) | 1983-12-16 |
| JPS5933972B2 true JPS5933972B2 (ja) | 1984-08-20 |
Family
ID=14243015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099271A Expired JPS5933972B2 (ja) | 1982-06-11 | 1982-06-11 | シリコン基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933972B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378870U (ja) * | 1989-12-04 | 1991-08-09 | ||
| JPH0682364U (ja) * | 1993-05-11 | 1994-11-25 | 有限会社ベスト青梅 | ドアの戸当り装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3014152B2 (ja) * | 1991-02-07 | 2000-02-28 | 三菱電機株式会社 | 半導体ウエハの製造方法 |
-
1982
- 1982-06-11 JP JP57099271A patent/JPS5933972B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378870U (ja) * | 1989-12-04 | 1991-08-09 | ||
| JPH0682364U (ja) * | 1993-05-11 | 1994-11-25 | 有限会社ベスト青梅 | ドアの戸当り装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58216426A (ja) | 1983-12-16 |
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