JPS5936769B2 - クロック信号の分配方式 - Google Patents
クロック信号の分配方式Info
- Publication number
- JPS5936769B2 JPS5936769B2 JP53096984A JP9698478A JPS5936769B2 JP S5936769 B2 JPS5936769 B2 JP S5936769B2 JP 53096984 A JP53096984 A JP 53096984A JP 9698478 A JP9698478 A JP 9698478A JP S5936769 B2 JPS5936769 B2 JP S5936769B2
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- JP
- Japan
- Prior art keywords
- clock signal
- distributed
- echo
- distribution method
- delay
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
この発明は例えば計算機を動かすためのク頭ノク信号を
計算機内部の論理装置へ分配するクロック信号分配方式
に関するものである。
計算機内部の論理装置へ分配するクロック信号分配方式
に関するものである。
まず第１図を用いて従来のクロック信号分配方Ｊ式を説
明する。
明する。
第１図において１はクロック信号発振器、ＣＯはクロッ
ク信号発振器１から発振する基本クロック信号、ＤＬＩ
ＤＬ２は基本クロック信号ＣＯを遅延させる遅延素子（
以後ディレーラインと略す）Ｃ１、Ｃ２はディレーライ
ンＤＬＩ、ＤＬ２から出力される基本クロック信号ＣＯ
の分配クロック信号、２、３は分配ク頭ノク信号Ｃ１、
Ｃ２により動作する論理回路、に１は水晶発振器から成
るクロック信号発振器１の実装された論理機能装置（以
後ユニットと略す）、に２はディレーラインＤＬＩ、論
理回路２を含むユニット、に３はディレーラインＤＬ２
、論理回路３を含むユニットである。ところで分配クロ
ック信号Ｃ１、Ｃ２は信号線により計算機内部へ送られ
るが、信号線が入力となる論理回路が計算機内部で物理
的に多数分散されていると信号線の布線長に影響されク
ロック信号セットタイミングの位相間にずれが生ずるい
わゆる位相不一致の状態となる。
ク信号発振器１から発振する基本クロック信号、ＤＬＩ
ＤＬ２は基本クロック信号ＣＯを遅延させる遅延素子（
以後ディレーラインと略す）Ｃ１、Ｃ２はディレーライ
ンＤＬＩ、ＤＬ２から出力される基本クロック信号ＣＯ
の分配クロック信号、２、３は分配ク頭ノク信号Ｃ１、
Ｃ２により動作する論理回路、に１は水晶発振器から成
るクロック信号発振器１の実装された論理機能装置（以
後ユニットと略す）、に２はディレーラインＤＬＩ、論
理回路２を含むユニット、に３はディレーラインＤＬ２
、論理回路３を含むユニットである。ところで分配クロ
ック信号Ｃ１、Ｃ２は信号線により計算機内部へ送られ
るが、信号線が入力となる論理回路が計算機内部で物理
的に多数分散されていると信号線の布線長に影響されク
ロック信号セットタイミングの位相間にずれが生ずるい
わゆる位相不一致の状態となる。
その結累計算機の誤動作の原因となり信頼性が低下する
。この分配クロック信号Ｃ１、Ｃ２間で位相合せを行う
場合、従来においてはディレーラインを各ユニット毎に
分配クロック信号に接続し、各分配クロック信号Ｃ１、
Ｃ２間の位相ずれが極少となるように各ユニット毎に調
整を要するクロック信号分配方式を採つていた。しかし
ながら一般に計算機で使用するクロック信号は多数であ
り、又計算機が大型になるとクロック信号が分配される
ユニットがあちこちに分散され、その分散されたユニッ
トの測定点毎に各クロック信号間の位相差を全て調整す
ることは多くの労力を必要とし、調整時間の増大となつ
ていた。
。この分配クロック信号Ｃ１、Ｃ２間で位相合せを行う
場合、従来においてはディレーラインを各ユニット毎に
分配クロック信号に接続し、各分配クロック信号Ｃ１、
Ｃ２間の位相ずれが極少となるように各ユニット毎に調
整を要するクロック信号分配方式を採つていた。しかし
ながら一般に計算機で使用するクロック信号は多数であ
り、又計算機が大型になるとクロック信号が分配される
ユニットがあちこちに分散され、その分散されたユニッ
トの測定点毎に各クロック信号間の位相差を全て調整す
ることは多くの労力を必要とし、調整時間の増大となつ
ていた。
この発明はこのような従来における問題点の改善を図る
もので、以下第２図を用いて詳述する。第２図において
、第１図と同一符号は同一又は相当部分を示す。ＤＬ３
、ＤＬ４は基本クロック信号ＣＯを遅延させるディレー
ライン、Ｃ１、Ｃ２はディレーラインＤＬ３、ＤＬ４か
ら出る各ユニツトヘの分配クロック信号、４、６は入力
される基本クロツク信号ＣＯに同期してエコークロツク
信号Ｃ３，Ｃ４を対応するユニツトＫ５，Ｋ６に向けて
送出する入力ゲート、Ｃ３，Ｃ４は前記入力ゲート４，
６から対応するユニツトＫ５，Ｋ６に送られて、前記入
力ゲート４，６に夫々に対応する出力ゲート５，７に戻
されるエコークロツタ信号、５，７は前記エコークロツ
ク信号Ｃ３，Ｃ４が夫々に戻される出力ゲート、Ａ，Ｂ
は夫々に前記出力ゲート５，７の出力点、Ｋ４は水晶発
振器から成るクロツク信号発振器１、デイレーラインＤ
Ｌ３，ＤＬ４、入力ゲート４，６、出力ゲート５，７を
含むユニツトＫ５は論理回路２、分配クロツク信号Ｃ１
、エコークロツク信号Ｃ３を含むユニツト、Ｋ６は論理
回路３、分配クロツク信号Ｃ２、エコークロツク信号Ｃ
４を含むユニツトである。尚ここでは説明の便宜上分配
クロツク信号を２個と仮定する。
もので、以下第２図を用いて詳述する。第２図において
、第１図と同一符号は同一又は相当部分を示す。ＤＬ３
、ＤＬ４は基本クロック信号ＣＯを遅延させるディレー
ライン、Ｃ１、Ｃ２はディレーラインＤＬ３、ＤＬ４か
ら出る各ユニツトヘの分配クロック信号、４、６は入力
される基本クロツク信号ＣＯに同期してエコークロツク
信号Ｃ３，Ｃ４を対応するユニツトＫ５，Ｋ６に向けて
送出する入力ゲート、Ｃ３，Ｃ４は前記入力ゲート４，
６から対応するユニツトＫ５，Ｋ６に送られて、前記入
力ゲート４，６に夫々に対応する出力ゲート５，７に戻
されるエコークロツタ信号、５，７は前記エコークロツ
ク信号Ｃ３，Ｃ４が夫々に戻される出力ゲート、Ａ，Ｂ
は夫々に前記出力ゲート５，７の出力点、Ｋ４は水晶発
振器から成るクロツク信号発振器１、デイレーラインＤ
Ｌ３，ＤＬ４、入力ゲート４，６、出力ゲート５，７を
含むユニツトＫ５は論理回路２、分配クロツク信号Ｃ１
、エコークロツク信号Ｃ３を含むユニツト、Ｋ６は論理
回路３、分配クロツク信号Ｃ２、エコークロツク信号Ｃ
４を含むユニツトである。尚ここでは説明の便宜上分配
クロツク信号を２個と仮定する。
このような回路において、今基本クロツク信号ＣＯが各
入力ゲート４，６に受入れられ、夫々にエコークロツク
信号Ｃ３，Ｃ４として対応ユニツトＫ５，Ｋ６に到達し
て、夫々に対応する出力ゲート５，７に返つてくる場合
、前記出力ゲート５，７の出力点ＡとＢの位相差は、こ
れらの入力ゲート４，６および出力ゲート５，７の遅延
時間が等しく、又エコークロツク信号Ｃ３，Ｃ４を伝達
する信号線の遅延時間が均一であれば、折り返し点すな
わちユニツトＫ５，Ｋ６の入力で測定したクロツク信号
の位相差の２倍となる。すなわち返つて来たエコークロ
ツク信号Ｃ３，Ｃ４を前記出力点Ａ，Ｂで測り、その位
相差の１／２で一致するようにデイレーラインＤＬ３Ｄ
Ｌ４で調整することにより、ユニツトＫ５，Ｋ６での位
相差を合せることができる。この発明は、以上のように
エコータロツク信号を対応するユニツトに対して分配ク
ロツク信号と組で送り、その戻りを集中的に測定調整す
ることにより、各ユニツト間の分配クロツク信号の位相
差を合せることができる。
入力ゲート４，６に受入れられ、夫々にエコークロツク
信号Ｃ３，Ｃ４として対応ユニツトＫ５，Ｋ６に到達し
て、夫々に対応する出力ゲート５，７に返つてくる場合
、前記出力ゲート５，７の出力点ＡとＢの位相差は、こ
れらの入力ゲート４，６および出力ゲート５，７の遅延
時間が等しく、又エコークロツク信号Ｃ３，Ｃ４を伝達
する信号線の遅延時間が均一であれば、折り返し点すな
わちユニツトＫ５，Ｋ６の入力で測定したクロツク信号
の位相差の２倍となる。すなわち返つて来たエコークロ
ツク信号Ｃ３，Ｃ４を前記出力点Ａ，Ｂで測り、その位
相差の１／２で一致するようにデイレーラインＤＬ３Ｄ
Ｌ４で調整することにより、ユニツトＫ５，Ｋ６での位
相差を合せることができる。この発明は、以上のように
エコータロツク信号を対応するユニツトに対して分配ク
ロツク信号と組で送り、その戻りを集中的に測定調整す
ることにより、各ユニツト間の分配クロツク信号の位相
差を合せることができる。
そして、この発明によれば、その調整時にクロツク信号
の分配先まで例えばオシログラフの如き測定器のプロー
ブを伸長させる必要はなく、又、調整用のエコークロツ
ク信号は、例えば計算機の如きシステム内に予め組込ま
れている手段によつて実現されるものであるから、調整
時に特別なケーブル類を配設することも必要ではなく、
分配クロツク信号の測定調整に関連する作業が全てクロ
ツク信号を分配する側で集中的に行うことができる。ま
た、測定作業のときにオシロスコープ等を用いたとして
も、使用するプローブは短かくてすみ、その長さによる
誤差が導入されることはない等の著るしい実用的効果が
奏せられるものである。従つて分散されたユニツト毎に
位相制御の為にクロツク信号を測定する必要がないので
調整工程とその時間を短縮することができる。
の分配先まで例えばオシログラフの如き測定器のプロー
ブを伸長させる必要はなく、又、調整用のエコークロツ
ク信号は、例えば計算機の如きシステム内に予め組込ま
れている手段によつて実現されるものであるから、調整
時に特別なケーブル類を配設することも必要ではなく、
分配クロツク信号の測定調整に関連する作業が全てクロ
ツク信号を分配する側で集中的に行うことができる。ま
た、測定作業のときにオシロスコープ等を用いたとして
も、使用するプローブは短かくてすみ、その長さによる
誤差が導入されることはない等の著るしい実用的効果が
奏せられるものである。従つて分散されたユニツト毎に
位相制御の為にクロツク信号を測定する必要がないので
調整工程とその時間を短縮することができる。
第１図は従来における計算機のクロツク信号分配方式を
説明するためのプロツク図、第２図はこの発明の実施例
を示すプロツク図であり、図中ＣＯは基本クロツク信号
、Ｃｌ，Ｃ２は分配クロック信号、Ｃ３，Ｃ４はエコー
クロツク信号、Ａ，Ｂは出力ゲート５，７の出力点、Ｋ
１〜Ｋ６は論理機能装置、ＤＬｌ〜ＤＬ４は遅延素子、
１はクロツク信号発振器、２，３は論理回路、４，６は
入力ゲート、５，７は出力ゲートである。
説明するためのプロツク図、第２図はこの発明の実施例
を示すプロツク図であり、図中ＣＯは基本クロツク信号
、Ｃｌ，Ｃ２は分配クロック信号、Ｃ３，Ｃ４はエコー
クロツク信号、Ａ，Ｂは出力ゲート５，７の出力点、Ｋ
１〜Ｋ６は論理機能装置、ＤＬｌ〜ＤＬ４は遅延素子、
１はクロツク信号発振器、２，３は論理回路、４，６は
入力ゲート、５，７は出力ゲートである。
Claims (1)
- １ 基本クロック信号を発生するクロック信号発振器と
、上記クロック信号発振器からの基本クロツク信号発振
器より対応ユニツトへの分配クロック信号を生成する複
数個の遅延素子と、上記複数個の遅延素子毎に対応して
設けられた入力ゲートおよび出力ゲートの対とから成り
、上記基本クロツク信号を上記入力ゲートから対応ユニ
ットまで２往復させて上記出力ゲートに戻すことにより
エコークロック信号が得られ、上記遅延素子から生ずる
複数個の分配クロック信号相互間の位相一致を上記エコ
ークロック信号によち行うことを特徴とするクロック信
号の分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53096984A JPS5936769B2 (ja) | 1978-08-09 | 1978-08-09 | クロック信号の分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53096984A JPS5936769B2 (ja) | 1978-08-09 | 1978-08-09 | クロック信号の分配方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525114A JPS5525114A (en) | 1980-02-22 |
| JPS5936769B2 true JPS5936769B2 (ja) | 1984-09-05 |
Family
ID=14179469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53096984A Expired JPS5936769B2 (ja) | 1978-08-09 | 1978-08-09 | クロック信号の分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6520009B2 (ja) * | 2014-08-06 | 2019-05-29 | 日本電気株式会社 | クロック信号分配回路、クロック信号分配方法、及びクロック信号分配プログラム |
-
1978
- 1978-08-09 JP JP53096984A patent/JPS5936769B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525114A (en) | 1980-02-22 |
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