JPS5944825B2 - 信号シ−ケンス制御方式 - Google Patents
信号シ−ケンス制御方式Info
- Publication number
- JPS5944825B2 JPS5944825B2 JP52131282A JP13128277A JPS5944825B2 JP S5944825 B2 JPS5944825 B2 JP S5944825B2 JP 52131282 A JP52131282 A JP 52131282A JP 13128277 A JP13128277 A JP 13128277A JP S5944825 B2 JPS5944825 B2 JP S5944825B2
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- Japan
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- signal
- transmission
- reception
- control
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W99/00—Subject matter not provided for in other groups of this subclass
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Selective Calling Equipment (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】
本発明はディジタル信号方式を採用した場合における、
接続制御の信号シーケンス制御方式に関するものである
。
接続制御の信号シーケンス制御方式に関するものである
。
互いに離れた２点間で通話又はデータ伝送を行うために
は、相互に起動、復旧、切断等の接続制御を行う必要が
ある。
は、相互に起動、復旧、切断等の接続制御を行う必要が
ある。
例えば加入者線の末端に集線装置としての親局無線機を
設置し、多数の子局無線機との間に限られた数の無線回
線を設置して加入者線を延長するマルチプルアクセス無
線電話万式の如き場合がこれに該当する。このような場
合の信号方式としては従来から種種の方式が用いられて
いるが、ディジタル信号方式を採用することもできる。
設置し、多数の子局無線機との間に限られた数の無線回
線を設置して加入者線を延長するマルチプルアクセス無
線電話万式の如き場合がこれに該当する。このような場
合の信号方式としては従来から種種の方式が用いられて
いるが、ディジタル信号方式を採用することもできる。
ディジタル信号方式においては、各信号の意味する機能
が数ビットにディジタル化ざれ、その他の情報ビット、
ρリえば同期用ビットや局請拐リ符号等と共に相手局に
送出される。信号受信局では受信データの中から信号ビ
ットを抽出してこれを解読後、しかるべき内部処理を実
行して応答信号を返送する。以上のごとき信号シーケン
スにおいて、接続制御装置は制御の過程で該当する信号
（ファンクション・コード）を選択し、これをコード化
する作業を実行する。
が数ビットにディジタル化ざれ、その他の情報ビット、
ρリえば同期用ビットや局請拐リ符号等と共に相手局に
送出される。信号受信局では受信データの中から信号ビ
ットを抽出してこれを解読後、しかるべき内部処理を実
行して応答信号を返送する。以上のごとき信号シーケン
スにおいて、接続制御装置は制御の過程で該当する信号
（ファンクション・コード）を選択し、これをコード化
する作業を実行する。
本発明はこのような信号選択及び、コード化すなわちフ
ァンクション・コード（以下Ｆコードと略す）作成作業
と、該当する信号の送、、、、−）出段階における装置
内部の制御を、プログラｚノグを工夫した接続甫１胸テ
ーブルとその制御回路とを用いて、能率よく正確に実行
しようとするものフ である。
ァンクション・コード（以下Ｆコードと略す）作成作業
と、該当する信号の送、、、、−）出段階における装置
内部の制御を、プログラｚノグを工夫した接続甫１胸テ
ーブルとその制御回路とを用いて、能率よく正確に実行
しようとするものフ である。
以下、図面に基いて本発明を詳細に説明する。第１図は
本発明の信号シーケンス制御方式の一実施例における信
号フォーマットを示したものである。
本発明の信号シーケンス制御方式の一実施例における信
号フォーマットを示したものである。
同図において１は局識別コード、２はＦコ５−ドをあら
れしている。第２図は本発明の信号シーケンス制御方式
の−実施例における接続制御テーブルのフォーマットを
示したものである。
れしている。第２図は本発明の信号シーケンス制御方式
の−実施例における接続制御テーブルのフォーマットを
示したものである。
このテーブルはＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍＯｒｙ
）．Ｐ−ＲＯＭ（ＰｒＯ一ＧｒａｍａｂｌｅＲｅａｄＯ
ｎｌｙＭｅｍＯｒｙ）又は賊（ＲａｎｄＯｍＡｃｃｅｓ
ｓＭｅｍＯｒｙ）のいずれか又はこれらの組み合わせで
構成される。第２図において３は送信Ｆコード，４は受
信予測Ｆコード，５は信号シーケンス制御用ビツト及び
システム制御ビツト．６は６０′２アドレス復帰制御ビ
ツトをそれぞれあられしでいる。送信Ｆコード３は自局
装置から起動されて信号シーケンスを開始する場合．又
は相手局装置から送出された信号に応答する場合に相手
側に送出される。受信予測Ｆコード４は送信Ｆコードを
送出した場合に受信することが予測されるものであつて
受信予測Ｆコード１〜受信予測ＦコードＮ（７）Ｎ個か
ら構成されている。信号シーケンス制御用ビツト及びシ
ステム制御ビツト５｛』信号シーケンスの各段階におけ
る信号シーケンスの制御とシステムの制御に必要な情報
であり，信号シーケンス制御用ビツトは信号送出時間監
視．信号送出回数制御６応答信号受信監視及びその他の
アイテムについての制御情報を含み、システム制御ビツ
トは送信機オン・オフ制御．送話回路スイツチオン・オ
フ制御．信号送出回路スイツチオン・オフ制御及びその
他のアイテムについての制御情報を含んでいる。また６
０゛アドレス復帰制御ビツト６はシステムの初期状態を
記憶しているワードのアドレスに復啼するための条件を
あられしている。第３図は本発明の信号シーケンス制御
方式の−実施例における接続制御回路のプロツク図であ
つて．前述の接続制御テーブルとその周辺の制御回路を
示したものである。
）．Ｐ−ＲＯＭ（ＰｒＯ一ＧｒａｍａｂｌｅＲｅａｄＯ
ｎｌｙＭｅｍＯｒｙ）又は賊（ＲａｎｄＯｍＡｃｃｅｓ
ｓＭｅｍＯｒｙ）のいずれか又はこれらの組み合わせで
構成される。第２図において３は送信Ｆコード，４は受
信予測Ｆコード，５は信号シーケンス制御用ビツト及び
システム制御ビツト．６は６０′２アドレス復帰制御ビ
ツトをそれぞれあられしでいる。送信Ｆコード３は自局
装置から起動されて信号シーケンスを開始する場合．又
は相手局装置から送出された信号に応答する場合に相手
側に送出される。受信予測Ｆコード４は送信Ｆコードを
送出した場合に受信することが予測されるものであつて
受信予測Ｆコード１〜受信予測ＦコードＮ（７）Ｎ個か
ら構成されている。信号シーケンス制御用ビツト及びシ
ステム制御ビツト５｛』信号シーケンスの各段階におけ
る信号シーケンスの制御とシステムの制御に必要な情報
であり，信号シーケンス制御用ビツトは信号送出時間監
視．信号送出回数制御６応答信号受信監視及びその他の
アイテムについての制御情報を含み、システム制御ビツ
トは送信機オン・オフ制御．送話回路スイツチオン・オ
フ制御．信号送出回路スイツチオン・オフ制御及びその
他のアイテムについての制御情報を含んでいる。また６
０゛アドレス復帰制御ビツト６はシステムの初期状態を
記憶しているワードのアドレスに復啼するための条件を
あられしている。第３図は本発明の信号シーケンス制御
方式の−実施例における接続制御回路のプロツク図であ
つて．前述の接続制御テーブルとその周辺の制御回路を
示したものである。
第３図において１１−１，１１−２，・・・・・・，１
１−Ｎ（』信号送出要求人力端子．１２は０Ｒゲート．
１３｝′ｌ！ＭＡＳＧＣ（ＭｅｍＯｒｙＡｄｄｒｅｓｓ
ＳｅｌｅｃｔＧａｔｅＣｃｆｌｔ−ＲＯｌｌｅｒ）及び
ＳＰＧ（ＳｅｔＰｕｌｓｅＧｅｎｅｒａｔＯｒ）．１４
はＡＮＤゲート．１５は信号受信処理℃Ｋ゛フラツグ．
１６は受信Ｆコードレジスタ．１７はマツチヤ．１８１
１選択ゲート１．１９は受信予測Ｆコード選択ゲートコ
ントローラ．２０はエンコーダ．２１は選択ゲート２．
２２はバツフアレジスタ． ２３は接続制御テーブル
２４ば０゛アドレス復帰判定回路，２５−１，２５−２
は受信人力端子．２６−１，２６−２は送信Ｆコード出
力端子である。第３図において接続制御テーブルにアク
セスする手段としては次の二つの場合がある。
１−Ｎ（』信号送出要求人力端子．１２は０Ｒゲート．
１３｝′ｌ！ＭＡＳＧＣ（ＭｅｍＯｒｙＡｄｄｒｅｓｓ
ＳｅｌｅｃｔＧａｔｅＣｃｆｌｔ−ＲＯｌｌｅｒ）及び
ＳＰＧ（ＳｅｔＰｕｌｓｅＧｅｎｅｒａｔＯｒ）．１４
はＡＮＤゲート．１５は信号受信処理℃Ｋ゛フラツグ．
１６は受信Ｆコードレジスタ．１７はマツチヤ．１８１
１選択ゲート１．１９は受信予測Ｆコード選択ゲートコ
ントローラ．２０はエンコーダ．２１は選択ゲート２．
２２はバツフアレジスタ． ２３は接続制御テーブル
２４ば０゛アドレス復帰判定回路，２５−１，２５−２
は受信人力端子．２６−１，２６−２は送信Ｆコード出
力端子である。第３図において接続制御テーブルにアク
セスする手段としては次の二つの場合がある。
まず端子１１−１，・・・・・・，１１−Ｎに発生した
自局装置内信号送出要求フアンクシヨン＃１〜＃Ｎをエ
ンコーダ２０によつて符号化し．各フアンクシヨンに対
応したＦコードが記憶されているデータのメモリアドレ
スに変換し．これをもって選択ゲート２，２１を介して
接続制御テーブル２３にアクセスする場合がある。また
相手局から送出され．自局の受信端を介じて受信Ｆコー
ドレジスタ１６にセツトされているＦコードと受信予測
Ｆコードとを．受信予測Ｆコード選択ゲートコントロー
ラ１９の制御のもとに選択ゲート１，１８とマツチヤ１
７とによつて照合し．一致論理がとれた受信Ｆコードを
そのま＼メモリアドレスとしてＭＡＳＧＣ及びＳＰＧｌ
３の制御のもとに選択ゲート２，２１を介して接続制御
テーブル２３にアクセスする場合がある。この場合の一
致には受信信号に適当な変換を施してから受信予測Ｆコ
ードとの一致論理をとる場合も含まれる。バツフアレジ
スタ２２は，選択ゲート２，２１を介してアドレスされ
た接続制御テーブル２３のデータを６ＭＡＳＧＣ及びＳ
ＰＧｌ３から送出されるセツトパルスによつて一時蓄積
する。
自局装置内信号送出要求フアンクシヨン＃１〜＃Ｎをエ
ンコーダ２０によつて符号化し．各フアンクシヨンに対
応したＦコードが記憶されているデータのメモリアドレ
スに変換し．これをもって選択ゲート２，２１を介して
接続制御テーブル２３にアクセスする場合がある。また
相手局から送出され．自局の受信端を介じて受信Ｆコー
ドレジスタ１６にセツトされているＦコードと受信予測
Ｆコードとを．受信予測Ｆコード選択ゲートコントロー
ラ１９の制御のもとに選択ゲート１，１８とマツチヤ１
７とによつて照合し．一致論理がとれた受信Ｆコードを
そのま＼メモリアドレスとしてＭＡＳＧＣ及びＳＰＧｌ
３の制御のもとに選択ゲート２，２１を介して接続制御
テーブル２３にアクセスする場合がある。この場合の一
致には受信信号に適当な変換を施してから受信予測Ｆコ
ードとの一致論理をとる場合も含まれる。バツフアレジ
スタ２２は，選択ゲート２，２１を介してアドレスされ
た接続制御テーブル２３のデータを６ＭＡＳＧＣ及びＳ
ＰＧｌ３から送出されるセツトパルスによつて一時蓄積
する。
送信Ｆコードに関じては．ある特定のパターン．例えば
オール゛Ｏ”のパターンの場合は送信要求がないことを
意味している。信号受信処理゛０Ｋ”フラツグ１５は受
信端に受信Ｆコードがセツトされ，その制御信号のチエ
ツクを実行してもよいことを表示している。
オール゛Ｏ”のパターンの場合は送信要求がないことを
意味している。信号受信処理゛０Ｋ”フラツグ１５は受
信端に受信Ｆコードがセツトされ，その制御信号のチエ
ツクを実行してもよいことを表示している。
このフラツグ１５と．受信予測Ｆコード選択ゲートコン
トローラ１９によつて規定されるチエツクタイミングと
によつて．受信Ｆコードを自局装置のタイミング系に同
期化するための非同期接続が円滑に実行される。これは
データ受信回路と接続制御回路とのクロツクが異なる場
合に有効である。受信予測Ｆコード選択ゲートコントロ
ーラ１９１：．一定の周期で選択ゲート１，１８を制御
して受信Ｆコードのチエツクを行う。たマしそのチエツ
ク結果が受け入れられるのは．信号受信処理゛０Ｋ”フ
ラツグ１５がセツトされているときに限られる。ＭＡＳ
ＧＣ及びＳＰＧｌ３は信号送出要求とマツチヤ出力とを
一定のタイミングで走査して選択ゲート２，２１のゲー
ト制御信号Ｓ１と．バツフアレジスタ２２のセツト信号
Ｓ２を発生する。
トローラ１９によつて規定されるチエツクタイミングと
によつて．受信Ｆコードを自局装置のタイミング系に同
期化するための非同期接続が円滑に実行される。これは
データ受信回路と接続制御回路とのクロツクが異なる場
合に有効である。受信予測Ｆコード選択ゲートコントロ
ーラ１９１：．一定の周期で選択ゲート１，１８を制御
して受信Ｆコードのチエツクを行う。たマしそのチエツ
ク結果が受け入れられるのは．信号受信処理゛０Ｋ”フ
ラツグ１５がセツトされているときに限られる。ＭＡＳ
ＧＣ及びＳＰＧｌ３は信号送出要求とマツチヤ出力とを
一定のタイミングで走査して選択ゲート２，２１のゲー
ト制御信号Ｓ１と．バツフアレジスタ２２のセツト信号
Ｓ２を発生する。
６０１アドレス復帰判定回路２４は．システムの動作状
態が．″０”アドレス復帰制御ビツトに示されている各
信号シーケンスごとの初期状態への復帰条件に該当する
か否かを監視し．もしも該当する場合は． ６０”゜ア
ドレス復帰指令Ｓ３をＭＡＳＧＣ及びＳＰＧｌ３へ送出
する。
態が．″０”アドレス復帰制御ビツトに示されている各
信号シーケンスごとの初期状態への復帰条件に該当する
か否かを監視し．もしも該当する場合は． ６０”゜ア
ドレス復帰指令Ｓ３をＭＡＳＧＣ及びＳＰＧｌ３へ送出
する。
第４図および第５図は本発明の信号シーケンス制御方式
の一実施例における接続制御テーブルプログラム方式お
よび制御信号シーケンスをそれぞれ示したものである。
の一実施例における接続制御テーブルプログラム方式お
よび制御信号シーケンスをそれぞれ示したものである。
以下第４図および第５図に基いて．接続制御テーブルの
プログラムの方法と信号シーケンスの制御方式について
説明する。第４図において３１，３３はそれぞれ装置Ａ
，装置Ｂ，の接続Ｆｂｌ脚テーブル．３２，３４はそれ
ぞれ装置Ａ，装置Ｂのバツフアレジスタである。接続制
御テーブル３１，３３には．それぞれ左から順に送信Ｆ
コード．受信予測Ｆコード１．受信予測Ｆコード２およ
びその他の匍脚ビツト（信号シーケンス制御用ビツト等
）が記瞳されている。バツフアレジスタ３２８よぴ３４
には初期状態においてこれに対応する受信予測Ｆコード
とシステム制御情報がセツトされている。いま．装置Ａ
においてフアンクシヨン＃１なる信号送出要求が発生す
ると．これは符号列ａに変換され．この符号列ａをアド
レスとする接続制御テーブル３１の内容である送信Ｆコ
ードＡ（符号列ｐ）が読み出されバツフアレジスタ３２
にセツトされる。
プログラムの方法と信号シーケンスの制御方式について
説明する。第４図において３１，３３はそれぞれ装置Ａ
，装置Ｂ，の接続Ｆｂｌ脚テーブル．３２，３４はそれ
ぞれ装置Ａ，装置Ｂのバツフアレジスタである。接続制
御テーブル３１，３３には．それぞれ左から順に送信Ｆ
コード．受信予測Ｆコード１．受信予測Ｆコード２およ
びその他の匍脚ビツト（信号シーケンス制御用ビツト等
）が記瞳されている。バツフアレジスタ３２８よぴ３４
には初期状態においてこれに対応する受信予測Ｆコード
とシステム制御情報がセツトされている。いま．装置Ａ
においてフアンクシヨン＃１なる信号送出要求が発生す
ると．これは符号列ａに変換され．この符号列ａをアド
レスとする接続制御テーブル３１の内容である送信Ｆコ
ードＡ（符号列ｐ）が読み出されバツフアレジスタ３２
にセツトされる。
すなわちフアンクシヨン＃１はＦコードＡに変換されて
装置Ｂに送出される。このときバツフアレジスタ３２に
はＦコ一１′Ａに対する応答である受信予測ＦコードＢ
（符号列ｑ）が同時にセツトされている。装置Ｂにおい
ては，バツフアレジスタ３４に予め受信予測ＦコードＡ
がセツトされているので．これと装置Ａη）ら送られた
送信Ｆコ一１′Ａとの一致検出がなされ．一致すると符
号列ｐをそのま＼メモリアドレスとする接続制御テーブ
ル３３の内容である送信ＦコードＢ（符号列ｑ）がバツ
フアレジスタ３４にセツトされ応答信号として装置Ａに
送出される。
装置Ｂに送出される。このときバツフアレジスタ３２に
はＦコ一１′Ａに対する応答である受信予測ＦコードＢ
（符号列ｑ）が同時にセツトされている。装置Ｂにおい
ては，バツフアレジスタ３４に予め受信予測ＦコードＡ
がセツトされているので．これと装置Ａη）ら送られた
送信Ｆコ一１′Ａとの一致検出がなされ．一致すると符
号列ｐをそのま＼メモリアドレスとする接続制御テーブ
ル３３の内容である送信ＦコードＢ（符号列ｑ）がバツ
フアレジスタ３４にセツトされ応答信号として装置Ａに
送出される。
装置Ａでは．装置Ｂから送られたＦコードＢと．バツフ
アレジスタ３２にセツトされている受信予測ＦコードＢ
との一致検出を行い．一致出力である符号列ｑをそのま
＼メモリアドレスとして接続制御テーブル３１の内容を
バツフアレジスタ３２にセツトする。
アレジスタ３２にセツトされている受信予測ＦコードＢ
との一致検出を行い．一致出力である符号列ｑをそのま
＼メモリアドレスとして接続制御テーブル３１の内容を
バツフアレジスタ３２にセツトする。
この場合送信Ｆコードが特定のパターン（例えばオール
００゛）であるので信号送出は行われず．装置Ｂからの
予測される制御信号である受信予測ＦコードＤおよび受
信予測ＦコードＨがセツトされて．これらの信号に対し
て待受状態となる。次に装置Ｂにおいてフアンクシヨン
＃２なる信号送出要求が発生すると．同様に符号化され
メモリアドレスｂが変換されて接続制御テーブル３３の
ワ一１′ｂの内容がバツフアレジスタ３４にセツトされ
．ワードｂの内容である送信ＦコードＤ（符号列ｓ）は
装置Ａに送出される。
００゛）であるので信号送出は行われず．装置Ｂからの
予測される制御信号である受信予測ＦコードＤおよび受
信予測ＦコードＨがセツトされて．これらの信号に対し
て待受状態となる。次に装置Ｂにおいてフアンクシヨン
＃２なる信号送出要求が発生すると．同様に符号化され
メモリアドレスｂが変換されて接続制御テーブル３３の
ワ一１′ｂの内容がバツフアレジスタ３４にセツトされ
．ワードｂの内容である送信ＦコードＤ（符号列ｓ）は
装置Ａに送出される。
装置Ａではバツフアレジスタ３２の内容との−致検出に
よりＦコードＤを検出すると．このＦコードＤの符号列
ｓをそのま＼メモリアドレスとしてワードｓの内容をバ
ツフアレジスタ３２にセツトし．応答信号としてＦコー
ドＥ（符号列ｔ）を装置Ｂに送出する。
よりＦコードＤを検出すると．このＦコードＤの符号列
ｓをそのま＼メモリアドレスとしてワードｓの内容をバ
ツフアレジスタ３２にセツトし．応答信号としてＦコー
ドＥ（符号列ｔ）を装置Ｂに送出する。
装置ＢではＦコードＥを検出するとこのＦコードＥの符
号列ｔをそのま＼メモリアドレスとしてワードｔの内容
をバツフアレジスタ３４にセツトしてＦコードＦ（符号
列ｕ）の待受状態となる。
号列ｔをそのま＼メモリアドレスとしてワードｔの内容
をバツフアレジスタ３４にセツトしてＦコードＦ（符号
列ｕ）の待受状態となる。
次に装置Ａにおいて信号送出要求フアンクシヨン＃３が
発生すると．これは符号列ｃに変換されワードｃの内容
がバツフアレジスタ３２にセツトされ．送信ＦコードＦ
（符号列ｕ）が装置Ｂに対して送出される。装置Ｂでは
前述のごとくＦコードＦの待受状態にあるので．Ｆコー
ドＦを検出するとその符号列ｕをそのま＼メモリアドレ
スとしてワ一Ｆ′ｕの内容をバツフアレジスタ３４にセ
ツトし．応答信号ＦコードＧ（符号列ｖ）を送出する。
発生すると．これは符号列ｃに変換されワードｃの内容
がバツフアレジスタ３２にセツトされ．送信ＦコードＦ
（符号列ｕ）が装置Ｂに対して送出される。装置Ｂでは
前述のごとくＦコードＦの待受状態にあるので．Ｆコー
ドＦを検出するとその符号列ｕをそのま＼メモリアドレ
スとしてワ一Ｆ′ｕの内容をバツフアレジスタ３４にセ
ツトし．応答信号ＦコードＧ（符号列ｖ）を送出する。
装置ＡではＦコードＧの待受状態にあるので．Ｆコード
Ｇの検出と同時に符号列ｖをそのま＼メモリアドレスと
してワードｖの内容をバツフアレジスタ３２にセツトす
る。
Ｇの検出と同時に符号列ｖをそのま＼メモリアドレスと
してワードｖの内容をバツフアレジスタ３２にセツトす
る。
そのメモリアドレスの受信予測Ｆコード１．受信予測Ｆ
コード２にＦコードを意味しない特定パターン（列えば
オール“０゛）が記憶されている場合には．信号の待受
を実行しないで装置内部処理を遂行するにとどまる。す
なわち．接続制御の過程で相手方にＦコードを送出する
必要がない段階．または相手方からのＦコードを待受け
る必要がない段階では．接続制御テーブルの該当アドレ
スの送信Ｆコードまたは受信予測Ｆコードを記憶する領
域に予めＦコードを意味しない特定パターン（例えばオ
ール６０′）を書き込んでおけばよい。以上の説明から
明らかなように．本発明の信号シーケンス制御方式にお
いては．送出Ｆコードが直接．相手方の応答信号が記憶
されているメモリアドレスを指定し．しかも受信側では
受信予測Ｆコード以外の信号は受けつけないようになつ
ているので，符号誤り等が自動的にチエツクでき．符号
誤りから信号シーケンスが予想外の方向へ進行するよう
な事態を未然に防止することができ．また応答信号送出
を極めて容易にかつ迅速に行いうる利点を有するもので
ある。
コード２にＦコードを意味しない特定パターン（列えば
オール“０゛）が記憶されている場合には．信号の待受
を実行しないで装置内部処理を遂行するにとどまる。す
なわち．接続制御の過程で相手方にＦコードを送出する
必要がない段階．または相手方からのＦコードを待受け
る必要がない段階では．接続制御テーブルの該当アドレ
スの送信Ｆコードまたは受信予測Ｆコードを記憶する領
域に予めＦコードを意味しない特定パターン（例えばオ
ール６０′）を書き込んでおけばよい。以上の説明から
明らかなように．本発明の信号シーケンス制御方式にお
いては．送出Ｆコードが直接．相手方の応答信号が記憶
されているメモリアドレスを指定し．しかも受信側では
受信予測Ｆコード以外の信号は受けつけないようになつ
ているので，符号誤り等が自動的にチエツクでき．符号
誤りから信号シーケンスが予想外の方向へ進行するよう
な事態を未然に防止することができ．また応答信号送出
を極めて容易にかつ迅速に行いうる利点を有するもので
ある。
本発明はマルチプルアクセス無線電話方式等において特
に有用なものであるが．これ以外に一般にデイジタル信
号方式を採用した場合における接続制御の信号シーケン
ス制御において利用することが可能である。
に有用なものであるが．これ以外に一般にデイジタル信
号方式を採用した場合における接続制御の信号シーケン
ス制御において利用することが可能である。
第１図および第２図はそれぞれ本発明の信号シーケンス
制御方式の一実施列における信号フオーマツトおよび接
続制御テーブルのフオーマットを示す説明図．第３図は
本発明の信号シーケンス制御方式の一実施例における接
続制御回路の構成を示すプロツク図．第４図および第５
図はそれぞれ本発明の信号シーケンス制御方式の一実施
列における接続制御テーブルプログラム方式および制御
信号シーケンスを示す説明図である。 １・・・・・・局識別コード． ２・・・・・・Ｆコー
ド．３・・・・・・送信Ｆコード．４・・・・・・受信
Ｆコード． ５・・・・・・信号シーケンス制御用ビツ
ト及びシステム制御ビツト．６・・・・・・６０１アド
レス復帰制御ビツト．１１−１，１１−２，・・・・・
・，１１−Ｎ・・・・・・信号送出要求人力端子．１２
・・・・・・０Ｒゲート．１３・・・・・・ＭＡＳＧＣ
及びＳＰＧ６ｌ４・・・・・・ＡＮＤゲート．１５・・
・・・・信号受信処理６０Ｋ”フラグ．１６・・・・・
・受信Ｆコードレジスタ．１７・・・・・・マツチヤ．
１８・・・・・・選択ゲート１，１９・・・・・・受信
予測Ｆコード選択ゲートコントローラ． ２０・・・・
・・エンコーダ． ２１・・・・・・選択ゲート２，２
２・・・・・・バツフアレジスタ．２３・・・・・・接
続制御テーブル，２４・・・・・・００１アドレス復帰
判定回路． ２５−１，２５−２・・・・・・受信人力
端子．２６−１，２６−２・・・・・・送信Ｆコード出
力端子．３１，３３・・・・・・接続制御テーブル，３
２，３４・・・・・・バッフアレジスタ。
制御方式の一実施列における信号フオーマツトおよび接
続制御テーブルのフオーマットを示す説明図．第３図は
本発明の信号シーケンス制御方式の一実施例における接
続制御回路の構成を示すプロツク図．第４図および第５
図はそれぞれ本発明の信号シーケンス制御方式の一実施
列における接続制御テーブルプログラム方式および制御
信号シーケンスを示す説明図である。 １・・・・・・局識別コード． ２・・・・・・Ｆコー
ド．３・・・・・・送信Ｆコード．４・・・・・・受信
Ｆコード． ５・・・・・・信号シーケンス制御用ビツ
ト及びシステム制御ビツト．６・・・・・・６０１アド
レス復帰制御ビツト．１１−１，１１−２，・・・・・
・，１１−Ｎ・・・・・・信号送出要求人力端子．１２
・・・・・・０Ｒゲート．１３・・・・・・ＭＡＳＧＣ
及びＳＰＧ６ｌ４・・・・・・ＡＮＤゲート．１５・・
・・・・信号受信処理６０Ｋ”フラグ．１６・・・・・
・受信Ｆコードレジスタ．１７・・・・・・マツチヤ．
１８・・・・・・選択ゲート１，１９・・・・・・受信
予測Ｆコード選択ゲートコントローラ． ２０・・・・
・・エンコーダ． ２１・・・・・・選択ゲート２，２
２・・・・・・バツフアレジスタ．２３・・・・・・接
続制御テーブル，２４・・・・・・００１アドレス復帰
判定回路． ２５−１，２５−２・・・・・・受信人力
端子．２６−１，２６−２・・・・・・送信Ｆコード出
力端子．３１，３３・・・・・・接続制御テーブル，３
２，３４・・・・・・バッフアレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 相手側に送信しようとする情報をあらわす送信Ｆコ
ードと該送信Ｆコードを送信したとき相手側から受信す
ることが予測される受信予測Ｆコードと自局信号シーケ
ンスおよびシステムの制御用ビットとを含むデータをそ
のアドレスに対応して記憶している接続制御テーブルと
、該接続制御テーブルから読み出されたデータを一時的
に記憶しその段階で必要とする送信、受信予測および制
御の情報を供給するバッファメモリとをそれぞれの局に
具え、受信した相手側の送信Ｆコードがバッファメモリ
に記憶されている受信予測Ｆコードと一致したとき該受
信予測Ｆコードが前記接続制御テーブルに記憶されてい
る前記相手側の送信Ｆコードに対する自局の応答信号を
あらわす送信Ｆコードを含む他のデータを直接アドレス
して前記バッファメモリの内容を書きかえることを特徴
とする信号シーケンス制御方式。 ２ 前記送信Ｆコード又は受信予測Ｆコードが特定パタ
ーンの信号であるときは、その段階では信号の送信又は
相手側信号の受信を実行しないことを特徴とする特許請
求の範囲第１項記載の信号シーケンス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131282A JPS5944825B2 (ja) | 1977-11-01 | 1977-11-01 | 信号シ−ケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52131282A JPS5944825B2 (ja) | 1977-11-01 | 1977-11-01 | 信号シ−ケンス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5464906A JPS5464906A (en) | 1979-05-25 |
| JPS5944825B2 true JPS5944825B2 (ja) | 1984-11-01 |
Family
ID=15054293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52131282A Expired JPS5944825B2 (ja) | 1977-11-01 | 1977-11-01 | 信号シ−ケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123243A (ja) * | 1984-11-19 | 1986-06-11 | Fujitsu Ltd | デ−タ転送方式 |
-
1977
- 1977-11-01 JP JP52131282A patent/JPS5944825B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5464906A (en) | 1979-05-25 |
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