JPS5947894B2 - アナログ・ディジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ・ディジタル変換器（以下Ａ／Ｂ変換
器と称す）に関するもので、特に人力信号を複数個の比
較器を用いて同時に基準信号と比較する並列型アナログ
・ディジタル変換器に関し、さらには詳細には、並列配
置された比較器を重みづけした数ごとに分割して駆動さ
せることにより、最も効率的に低消費電力化を実現する
並列型アナログ・ディジタル変換器に関するものである
。

近年、ビデオ帯域で用いられる高速Ａ／Ｂ変換器の必要
性が高まっている。

さてＡ／Ｄ変換器には逐次比較型、追従比較型、並列比
較型等いろいｉろな方式があり、それぞれの特徴を持つ
でいる。

ここで並列比較型はすべての量子化レベルに対してそれ
ぞれ基準電源と比較器を並列に用意し、アナログ入力信
号と各量子レベルの基準電圧とを同時に比較するもので
あり、Ａ／Ｄ変換器の中でもｉも最も高速可能である。

つまりこの並列型はｎビットの分解精度をもたせるには
、比較器が（２°−１）個必要となるものの、入力アナ
ログ信号を同時比較するのでビデオ帯域のアナログ入力
信号用の高速Ａ／Ｄ変換器として、並列比較型が最適で
ある；と言える。

以下、８ビット並列型Ａ／Ｄ変換器を図面とともに説明
する。

第１図は８ビツトＡ／Ｄ変換器のブロック図であって、
８ビツトの場合、比較器及び基準電源は２８−１＝２５
５個である。

同図において：Ｒは基準電圧発生用の抵抗で、Ｃ１，Ｃ
２，・・・・・・Ｃ２５゜は基準電圧と入力アナログ信
号を比較する比較器でそれぞれ同じ分解能を有する。

Ａ１．Ａ２．・・・・・・Ａ２５５はＡＮＤ回路、Ｌｌ
、 Ｌ２．・・・・・・Ｌ８はラッチ回路である。

１はアナログ信号入力端子、２はダイ；オードマトリッ
ク等から構成されるエンコーダ回路、３，４はクロック
パルス発生回路で、それぞれＣＩ、Ｃ２，・・・・・・
Ｃ２５５及びＬｌ、Ｌ２．・・・・・・Ｌ８に接続され
ている。

次に、各部波形を示す第２図を用いて動作説明をする。

合板りに比較器Ｃ４にアナログ入力信号ａ、基準信号す
が印加されているとする。

比較器Ｃ４にはクロックパルス発生回路３によりパルス
ｃ、 ｄが印加されており、パルスＣが高レベルのと
き比較動作、パルスｄが高レベルのときラッチ動作を行
なう。

従って、比較器Ｃ４はｅの如き比較信号を発生し、波形
整形を行ないｆの如き出力信号を出力する。

ここで、Ｔ１の時間において、比較器０１〜Ｃ４のみの
出力が高レベルとすると、ＡＮＤ回路Ａ４のみの出力が
高レベルとなり、エンコーダ回路２に入力される。

エンコーダ回路２の出力はラッチ回路Ｌ１・・・・・・
Ｌ８に入力され、クロックパルスｃ、 ｄに同期して
Ａ／Ｄ変換出力として端子Ｄ１・・・・・・Ｄ８に出力
される。

さて、上記した並列型Ａ／Ｄ変換器は８ｂｉｔ で２
５５個もの比較器で構成されるので、各比較器にそれぞ
れ１ｍＡの電電流を供給すると、２５５ｍＡもの大電流
が必要となり、５ｖ電源を用いるとすると、比較器だけ
で約１．３Ｗもの消費電力となり、全体で約２Ｗの消費
電力が必要となる。

従って並列型Ａ／Ｄ変換器で高速でかつ高精度のものを
構成すると、消費電力は非常に大きくなり実用的でなく
なる欠点を有する。

この欠点を補うために、特願昭５４−２４００５号明細
書において、各量子化レベルに対応した基準電圧を有し
かつ並列配置された複数個の比較器を複数のグループに
分割し、前記比較器の比較動作に先たち、アナログ信号
を補助比較器により比較し、この比較結果に基づき所定
の前記グループのみ比較動作させようというＡ／Ｄ変換
器を提案した。

第３図にがかるＡ／Ｄ変換器の概念図を示す。

第３図において、Ｃは各量子化レベルに対応させ並列配
置した比較器で、ＳＣＩ〜ＳＣ３はそれぞれ補助比較器
である。

本発明の基本的な構成はアナログ入力信号に対して並列
に配された比較器Ｃを第３図に示すように数ブロックに
分け（第３図の実施例の場合はＡ−Ｄの４ブロツク）、
そのブロックの境界の電圧を検出する比較器と同一判定
レベルを持つ補助比較器ＳＣ１〜ＳＣ３を設け、まずこ
れらの補助比較器ＳＣ１〜ＳＣ３であらがじめ入力信号
電圧がブロックＡ、 Ｂ、 Ｃ，Ｄのどのブロックの判
定レベルに入っているかを判断し、その判断の結果、所
定のブロックの比較器群だけを動作させ、他のブロック
の比較器群は全て動作電流を切るかまたは少なくして動
作を停止させ、Ａ／Ｄ変換器全体の消費電流を減少させ
ようとするものである。

第１表は補助比較器とブロックの状況を示している。

例えばアナログ入力電圧がブロックＢの中にある比較器
の判定レベル（量子化レベル）と等しい時は補助比較器
Ｓ０１はアナログ入力電圧が補助比較器ＳＣＩの判定レ
ベルより低いと判定し出力は０″となる。

補助比較器ＳＣ２およびＳＣ３は補助比較器ＳＣ２およ
びＳＣ３の判定レベルより高いと判定し出力はいずれも
“１″となる。

したがってこの時は、正規の比較器はブロックＢのもの
だけが作動し、他は全て動作を停止し、ブロックＢの比
較器によって正確なアナログ信号電圧の判定を行なって
ディジタル信号に変換するわけである。

したがってこの場合、ブロックＡ、 Ｃ，Ｄの比較器の
動作電流を完全に０にすれば、Ａ／Ｄ変換器全体の消費
電流は、従来の全比較器を常に働かせている方式に比べ
約１７４に減少させることができる。

もちろん、ブロック数および補助比較器の数を多くすれ
ば、電流減少率も上るのは当然のことである。

しかし逆に補助比較器の数をあるところより多くすると
今度は補助比較器の電流消費量が増大して正規の比較器
の減少による分を超えてしまうことになる。

例えば２５５個の比較器を有する８ビツトのＡ／Ｄ変換
器の場合は、１６個のブロックに分ける時、最も消費電
流を少なくすることができ、この時の消費電流は約１７
８になる。

以上説明したように特願昭５４−２４００５号に記載の
Ａ／Ｄ変換器は、変換速度を低下させることなく、低消
費電力化をはかるに極めて有効な変換器である。

しかし、比較器のブロックの数を多くしていって低消費
電力化を進めていった場合、入力信号が高周波になると
精度の上で問題を生じるおそれがある。

なんとなれば、前記補助比較器の比較動作および正規の
比較器の動作開始までに遅れ時間が実際には生じるため
に、高周波の入力信号を印加した場合には、補助比較器
によって判定された入力信号レベルと正規の比較器に人
力された信号レベルとの間に差ができることになり、万
一、正規の比較器に印加される入力信号のレベルと、動
作を開始した正規の比較器群に対応する基準電圧のレベ
ルとが一致しない場合には、エラーが発生してしまうこ
とになるからである。

この問題を防止するために、比較器群のブロックの数を
減らして、ブロック内の比較器の数を増すことを考えれ
ば、低低消費電力化が充分達せられないことになる。

したがって本発明はこの問題を解決するために提案され
るもので、前記比較器のグループ分けに際して、一定の
重みづけを行ない、一定時間内に急速に入力信号が変化
するレベルに対応する比較器群はブロック内に多くの比
較器を含み逆に一定時間内にゆるやかにしか入力信号が
変化しないレベルに対応する比較器群はブロック内によ
り少ない比較器しか含まないようにして、低消費電力化
のより効率化をはかるものである。

すなわち、本発明は、各量子化レベルに対応した基準電
圧を有しかつ並列配置された複数個の比較器を重みづけ
して複数個グループに分割し、前記比較器の比較動作に
先たち、アナログ信号を補助比較器により比較し、この
比較結果に基づき所定の前記グループのみ比較動作させ
ようとするものである。

以下本発明の図面を用いて実施例とともに説明する。

Ａ／Ｄ変換器に入力されるアナログ信号としてビデオ信
号を考えてみると、色副搬送波が最も高周波であり、か
つその波形は正弦波を考えればよい。

つまりＮＴＳＣ方式であれば、３．５８ＭＨｚの正弦波
を変換できれば、ビデオ信号のディジタル信号への変換
は可能ということになる。

今、正弦波は第４図に示すように、各信号レベルによっ
て同一時間内に変化する振巾が異なっている。

すなわち、最も大巾に変化するのは“０″をクロスする
あたりで、全体の周期を８ｔｏとするとｔ。

期間に全振巾の０．３５変化するのに対し、ピークあた
りでは０．１５Ｌか変化しないという差がある。

したがって比較器のブロックのわけ方も、ｌブロック内
に含む比較器の数をこのような比率で構成することが、
最も効率的となる。

このような比率で比較器をブロックわけした具体的な構
成を第５図に示し、その動作を説明する。

なお第５図は６ビツトのＡ／Ｄ変換器の例である。

第５図において１１はアナログ入力端子、１２はマトリ
ックスエンコーダ回路、１３は基準電圧入力端子である
。

Ｃ’ １〜Ｃ′６３は６３個の正規の比較器であり、ア
ナログ入力電圧■ｌｎと基準電圧を分圧した電圧との比
較を行なう。

Ｒ′は比較器Ｃ’ １〜Ｃ′６３に対応して設けられた
基準電圧分圧用の抵抗である。

ＩＮＶ２〜ＩＮＶ６３はインバータで、それぞれ比較器
Ｃ’２〜Ｃ′６３の出力信号を反転する。

Ａ″１〜Ａ′６３は比較器Ｃ’ １〜Ｃ′６３に対応し
て設けた３人力のアンドゲートで、第１の入力は対応す
る比較器の出力を直接に印加し、第２の入力は隣接した
比較器の出力をインバータを通して印加し、第３の入力
は後述する補助比較器出力を印加する。

Ｌ’ １〜Ｌ’ ６は出力インピーダンスの低下や出力
レベルの変換のために設けた出カバソファである。

従来の並列比較方式のＡ／Ｄ変換器の構成はこれまでで
あるが、本発明によって新たに次に説明する部分が加え
られる。

まず、Ｓ０１〜ＳＣ３は補助比較器で正規の比較器Ｃ’
ｌ〜Ｃ′６３を前述を重みづけした比較で４つに分割す
る基準電圧が入力となる位置に設ける。

この場合は正規の比較器Ｃ’ｌ〜Ｃ′６３の１０番目、
３２番目、４２番目のものと同じ基準電圧を一方の入力
としている。

したがって補助比較器ＳＣ１は比較器Ｃ′１０と、補助
比較器ＳＣ２は比較器Ｃ′３２と補助比較器ＳＣ３は比
較器Ｃ′３２と同一比較レベルである。

次にＩＮＶ’ｌ〜ＩＮＶ’３はインバータであり、それ
ぞれ補助比較器ＳＣ１〜ＳＣ３の出力を反転している。

またＡ″１〜Ａ″４はアンドゲートでＡ″１は補助比較
器ＳＣ１の出力を入力とし、Ａ″２はインバータＩＮＶ
’ｌの出力および、補助比較器ＳＣ２の出力を入力とし
、Ａ”３はインバータＩＮＶ’２の出力および補助比較
器ＳＣ３の出力を入力とし、またＡ″４はインバータＩ
ＮＶ’３□の出力を入力としている。

ここでＡ″１とＡ″４との２つのアンドゲートは必ずし
も必要ではない。

本実施例の場合はアンドゲートＡ″２とＡ″３の出力と
振幅、インピーダンス等をそろえるために設けている。

Ｌ″１〜Ｌ″４はバツファドライバーでアンドゲートＡ
″１〜Ａ″４の出力でブロック毎の比較器の電流をオン
、オフにするために設けている。

ここで、比較器Ｃ’ １〜Ｃ’ＩＯをＡブロック、比較
器Ｃ′１１〜Ｃ′３２をＢブロック、比較器Ｃ′３３〜
Ｃ４２をＣブロック、比較器Ｃ′４３〜Ｃ′６３をＤブ
ロックとする。

次に第５図の実施例の動作について説明する。

端子１に印加されたアナログ入力信号は、まず補助比較
器ＳＣ１〜ＳＣ３で各補助比較器に対応した電圧と比較
される。

今、端子１３に基準電圧ＩＶを印加すれば、補助比較器
ＳＣ１〜ＳＣ３の比較判定レベルはそれぞれ０．８４４
Ｖ、 ０．５Ｖ、０．１５６Ｖである。

今たとえばアナログ人力信号が０．６Ｖであれば補助比
較器ＳＣＩは比較レベルより低いと判定して出力を“０
″とし、補助比較器ＳＣ２゜ＳＣ３は比較レベルより高
いと判定して出力を“１′とする。

したがって各インバータの出力はＩＮＶ’ １が４４１
９９、ＩＮＶ’２がｔｇ Ｏｔｔ、ＩＮＶ’３がｇｇ
Ｏｔｔとなり、各アンドゲートの入力はＡ″２の入力だ
けが２つの入力とも１″となって、他のアントゲ ４−
トＡ” １．Ａ” ３．Ａ” ４の入力は“０″と１″
または′０″とパ０“′となって、アンドゲートの各出
力はＡ′″２だけが“′１″他は“０″となる。

アントゲ−ｔ４”１〜Ａ″４の出力は正規の比較器とマ
トリクスエンコーダ１２との間に設けられたアン。

ドゲートＡ’ｌ〜Ａ′６３の第３の入力に接続されてい
る。

さらに具体的には、Ａ″１のブロックＡのＡ’ｌ〜Ａ’
ＩＯの入力へ、Ａ″２の出力はブロックＢのＡ′１１〜
Ａ′３２の入力へ、Ａ″３は出力ブロックＣのＡ′３３
〜Ａ′４２の入力へ、Ａ″４の出力はブロック１ＤのＡ
′４３〜Ａ′６３の入力へ接続されている。

したがって、Ａ″２の出力が“１″となり、Ａ”１．
Ａ”３゜Ａ″４の出力がパ０′”であるから、フ゛ロッ
クＢのアンドゲートＡ′１１〜Ａ′３２だけがゲートが
開いた状態となっており、他のブロックのアンドゲート
の１出力は全て強制的に“０″となっている。

これは動作しない正規の比較器の出力状態がどのような
状態であっても、マトリクスエンコーダ１２の入力が正
しい状態を保つための回路である。

次にバッファドライバーＬ″１〜Ｌ″４はそれぞｌれブ
ロック毎に比較器Ｃ’ １〜Ｃ′６３の動作電流を制御
している。

今、バッファドライバーＬｌｌ〜Ｌ″４の入力が“１″
のときだけ比較器Ｃ” １〜Ｃ′６３に電流を流し、比
較器を動作させるような構成にすれば、アンドゲートＡ
″２の出力が“１″のときは比較器Ｃ′１１〜Ｃ′３２
だけが動作し、他の比較器は全て動作を停止する。

この後の動作は従来と全く同様に行なわれる。

この時他の比較器の比較の動作電流を流さないようにし
て動作を停止すれば、実際に動作している比較器はブロ
ックＢの２２個だけであるから、比較器全体の消費電流
は約１／３に軽減することができる。

ただし３個の補助比較器は常時動作させることが必要で
あるため、この分は増加することになるが、正規の比較
器の数に比べわずかであるので問題とはならない。

なお、前述の場合にはブロックＢを働せている。

関係で消費電流は約１７３にしかならず、既に出願した
ＮＤ変換器のごとく比較器を均等に分割した場合よりも
不利であるが、ブロックＡとブロックＤを働せた場合に
は動作する比較器の数は各々１０ケであるので消費電力
は約１７６となり、平均すればほぼ１／４に近づく。

また本実施例では６ビツトを４分割した例であり、既に
出願したＮＤ変換器と比較して大きなメリットはないが
、これは説明の便宜上４分割にしたためであり、８分割
、１６分割と分割量が増えるにつれて、先のＡ／Ｄ変換
器の場合はエラーの危険が増し、あまり分割数を増やす
ことができなくなるのに対し、本発明の場合は分割数を
増やしてもエラーが発生しないような構成にすることが
でき、より高周波のＡ／Ｄ変換が可能となる。

なお第５図の実施例において、ブロックＢ以外の比較器
ブロックを動かした場合の状態を表２に示す。

以上実施例により具体的に述べてきたように本発明の特
徴は、重みづけされた補助比較器を用いることにより、
ある一時間を見れば一部の比較器のみを動作させ、他の
比較器の動作電流を０にまたは減少させる方式であり、
かつ、入力信号の変化の大きい領域に対しては多くの比
較器を用いるものであり、これにより、並列比較方式の
優れた特徴である高速性を失うことなく、高精度の、が
つ消費電力の少ないＡ／Ｄ変換器を実現することができ
る。

【図面の簡単な説明】

第１図は従来の並列型Ａ／Ｄ変換器のブロック図、第２
図は同Ａ／Ｄ変換器の動作を示すタイミング図、第３図
は同Ａ／Ｄ変換器の基本的概念図、第４図は本発明のＡ
／Ｄ変換器の原理を説明するための説明図、第５図は本
発明の一実施例を示すブロック図である。 Ｃ’ １〜Ｃ′６３・・・・・・比較器、ＳＣ１〜ＳＣ
３・・・・・・補助比較器、Ａ’ １〜Ａ′６３・・・
・・・３人カアンドゲート、Ａ″１〜Ａ″４・・・・・
・２人カアンドゲート、Ｌ’１〜Ｌ’６・・・・・・出
力バッファ、Ｌ″１〜Ｌ″４・・・・・・バッファトラ
イバ、ＩＮＶＩ〜ＩＮＶ６３．ＩＮＶ″１〜ＩＮＶ’３
・・・・・・インバータ、Ｒ′・・・・・・抵抗、１１
・・・・・・アナログ入力端子、１２・・・・・・マト
リクスエンコーダ、１３・・・・・・基準電圧源。

Claims (1)

1. 【特許請求の範囲】 １ 各量子化レベルに対応した基準電圧を有し、並列配
   置された複数個の比較器と、前記複数個の比較器を重み
   づけした数ごとに分割し、前記分割されたそれぞれの比
   較器群毎に設けられた補助比較器とを備え、入力信号は
   前記補助比較器によって比較が行なわれるとともに、前
   記比較器群内の前器各比較器は、前記比較器群に対応す
   る前記補助比較器の比較結果に基いて動作することを特
   徴とするアナログ・ディジタル変換器。 ２、特許請求の範囲第１項に記載のアナログ・ディジタ
   ル変換器にも・いで、重みづけの割合いが、正弦波の同
   一時間におけるレベルの変化量に対応してなることを特
   徴とするアナログ・ディジタル変換器。