JPS5948401B2 - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS5948401B2 JPS5948401B2 JP51119752A JP11975276A JPS5948401B2 JP S5948401 B2 JPS5948401 B2 JP S5948401B2 JP 51119752 A JP51119752 A JP 51119752A JP 11975276 A JP11975276 A JP 11975276A JP S5948401 B2 JPS5948401 B2 JP S5948401B2
- Authority
- JP
- Japan
- Prior art keywords
- program memory
- output
- signal
- input
- stop signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Description
【発明の詳細な説明】
本発明は、シーケンス制御装置に関するものである。
従来のこの種の装置においてダイオードマトリックス等
によるプログラムメモリーが設けられ、このプログラム
メモリーを本体より着脱することによりメモリー内容の
変更を行ないうるように構成されている。
によるプログラムメモリーが設けられ、このプログラム
メモリーを本体より着脱することによりメモリー内容の
変更を行ないうるように構成されている。
しかるに、従来の装置においては、プログラムの進行中
にプログラムメモリーを抜き出すと入出力はすべてＯＦ
Ｆになつてしまい、プログラムを途中で変更したい場合
にも全プログラムが完了した時にしかその変更をするこ
とができないものである。このような欠点を解決するた
めには、つぎのようなものが考えられる。すなわち、第
１図および第２図において、１は直方体状に形成された
本体で、この本体１の前面一側にはストップ操作スイッ
チ２や複数の発光ダイオード３が設けられ、下方には複
数の出力リレー４が設けられる出力リレーボックス５が
形成され、この出力リレーボックス５の上部には図示し
ないコネクタに接続される舌片状の接続部６を有するｐ
ｃ板よりなるプログラムメモリーＴが着脱自在に設けら
れている。このプログラムメモリー７はダイオードマト
リックスが組込まれているもので、図示しないダイオー
ドピンにより所定のプログラムが任意に設定されるもの
である。また、前記本体１内には制御部や入出力部等の
回路を構成する複数枚のＰＣ板が前記プログラムメモリ
ーＴに接続されて設けられている。そして、前記本体１
の背面には入力端子８および出力端子９が接続され、こ
の出力端子９には電源１０および負荷１１等の外部回路
が接続されている。しかして、入力スイッチ１２が接続
された入力バッファ１３はラッチ回路１４を経て前記プ
ログラムメモリー７に接続され、このプログラムメモリ
ー７はラッチ回路１５を経て出力トランジスタ１６に接
続されている。
にプログラムメモリーを抜き出すと入出力はすべてＯＦ
Ｆになつてしまい、プログラムを途中で変更したい場合
にも全プログラムが完了した時にしかその変更をするこ
とができないものである。このような欠点を解決するた
めには、つぎのようなものが考えられる。すなわち、第
１図および第２図において、１は直方体状に形成された
本体で、この本体１の前面一側にはストップ操作スイッ
チ２や複数の発光ダイオード３が設けられ、下方には複
数の出力リレー４が設けられる出力リレーボックス５が
形成され、この出力リレーボックス５の上部には図示し
ないコネクタに接続される舌片状の接続部６を有するｐ
ｃ板よりなるプログラムメモリーＴが着脱自在に設けら
れている。このプログラムメモリー７はダイオードマト
リックスが組込まれているもので、図示しないダイオー
ドピンにより所定のプログラムが任意に設定されるもの
である。また、前記本体１内には制御部や入出力部等の
回路を構成する複数枚のＰＣ板が前記プログラムメモリ
ーＴに接続されて設けられている。そして、前記本体１
の背面には入力端子８および出力端子９が接続され、こ
の出力端子９には電源１０および負荷１１等の外部回路
が接続されている。しかして、入力スイッチ１２が接続
された入力バッファ１３はラッチ回路１４を経て前記プ
ログラムメモリー７に接続され、このプログラムメモリ
ー７はラッチ回路１５を経て出力トランジスタ１６に接
続されている。
この出力トランジスタ１６のコレクタと供給電源端子Ｉ
Ｔとの間には前記出力端子９に接続されたリレー接点１
８を制御する出力リレー４が接続されている。ついで、
前記ラッチ回路１４には入力読込信号の与えられる端子
２１と前記ストツプ操作スイツチ２によるストツプ信号
が与えられる端子２２とが入力側に接続されたＡＮＤゲ
ート２３の出力側が接続されている。
Ｔとの間には前記出力端子９に接続されたリレー接点１
８を制御する出力リレー４が接続されている。ついで、
前記ラッチ回路１４には入力読込信号の与えられる端子
２１と前記ストツプ操作スイツチ２によるストツプ信号
が与えられる端子２２とが入力側に接続されたＡＮＤゲ
ート２３の出力側が接続されている。
また、前記ラツチ回路１５には出力読込信号の与えられ
る端子２４と前記端子２２とが入力側に接続されたＡＮ
Ｄゲート２５の出力側が接続されている。また、前記端
子２２はインバータ２６を経て制御信号との積がとられ
るＡＮＤゲート２７に接続され、このＡＮＤゲート２７
はアドレス指定を行なう制御回路２８が接続されている
。このような構成において、通常はストツプ信号が出て
いないので、入カスイツチ１２の０Ｎによりプログラム
メモリー７が設定されたプログラムに応じて出力リレー
４が動作し、そのリレー接点１８を０Ｎ−０ＦＦして逐
次動作を行なつている。
る端子２４と前記端子２２とが入力側に接続されたＡＮ
Ｄゲート２５の出力側が接続されている。また、前記端
子２２はインバータ２６を経て制御信号との積がとられ
るＡＮＤゲート２７に接続され、このＡＮＤゲート２７
はアドレス指定を行なう制御回路２８が接続されている
。このような構成において、通常はストツプ信号が出て
いないので、入カスイツチ１２の０Ｎによりプログラム
メモリー７が設定されたプログラムに応じて出力リレー
４が動作し、そのリレー接点１８を０Ｎ−０ＦＦして逐
次動作を行なつている。
このとき、制御信号も制御回路２８に入つてアドレス指
定を行なつている。このような通常動作中において、あ
る時点以後のプログラムを変更しようとするためには、
プログラム進行を停止させ、プログラムメモリー７の内
容を変えなければならないが、このような場合にはスト
ツプ操作スイツチ２を０Ｎする。これにより、次の入力
読込信号および出力読込信号があつたときＡＮＤゲート
２３，２７はそれぞれ開いてラツチ回路１４，１５をラ
ツチする。同時に制御回路２８の動作をも禁止する。こ
れにより、ラツチ回路１４，１５間の状態がどのように
変化しても入出力の変化はないことになり、プログラム
メモリー７を抜き出してその内容を変更し、再び挿入し
てもその前段階での入出力状態は保持されている。した
がつて、ストツプ操作スイツチ２を０ＦＦするとストツ
プ信号は再び解消され、ラツチ回路１４，１５が解除さ
れて途中から変更後のプログラムに従つて業務が遂行さ
れる。しかしながら、このような構造のものは、ストツ
プ操作スイツチ２の操作を忘れてプログラムメモリー７
を引き抜くと入出力はすべて０ＦＦになつてしまう欠点
を有する６本発明の第一の目的は、プログラムメモリー
を抜き出すだけで入出力を保持するストツプ信号が自動
的に発生するシーケンス制御装置を得ることである。
定を行なつている。このような通常動作中において、あ
る時点以後のプログラムを変更しようとするためには、
プログラム進行を停止させ、プログラムメモリー７の内
容を変えなければならないが、このような場合にはスト
ツプ操作スイツチ２を０Ｎする。これにより、次の入力
読込信号および出力読込信号があつたときＡＮＤゲート
２３，２７はそれぞれ開いてラツチ回路１４，１５をラ
ツチする。同時に制御回路２８の動作をも禁止する。こ
れにより、ラツチ回路１４，１５間の状態がどのように
変化しても入出力の変化はないことになり、プログラム
メモリー７を抜き出してその内容を変更し、再び挿入し
てもその前段階での入出力状態は保持されている。した
がつて、ストツプ操作スイツチ２を０ＦＦするとストツ
プ信号は再び解消され、ラツチ回路１４，１５が解除さ
れて途中から変更後のプログラムに従つて業務が遂行さ
れる。しかしながら、このような構造のものは、ストツ
プ操作スイツチ２の操作を忘れてプログラムメモリー７
を引き抜くと入出力はすべて０ＦＦになつてしまう欠点
を有する６本発明の第一の目的は、プログラムメモリー
を抜き出すだけで入出力を保持するストツプ信号が自動
的に発生するシーケンス制御装置を得ることである。
本発明の第二の目的は、ストツプ信号が出ている状態を
表示することができるシーケンス制御装置を得ることで
ある。
表示することができるシーケンス制御装置を得ることで
ある。
つぎに、第３図および第４図に基いて本発明の第一の実
施例を説明する。
施例を説明する。
第１図および第２図について説明した部分と同一部分は
同一符号を用い説明も省略する。本実施例はＡＮＤゲー
ト２３，２５に接続されるストツプ信号のための端子２
２を０Ｒゲート２９を介して接続し、この０Ｒゲート２
９の入力側にＡＮＤゲート３０を接続したものである。
このＡＮＤゲート３０の入力側には抵抗３１，３２を介
して二つの供給電源端子３３，３４が接続され、これら
の供給電源端子３３，３４はコネクタ３５にも接続され
ているとともにこのコネクタ３５に差し込まれるプログ
ラムメモリー７には信号発生部となる二本の短絡線３６
，３７を形成し、前記コネクタ３５の片側端子を接地し
たものである。このような構成において、プログラムメ
モリー７が挿入されている場合には、ＡＮＤゲート３０
は閉じており、この状態における作用は前記実施例と全
く同様である。
同一符号を用い説明も省略する。本実施例はＡＮＤゲー
ト２３，２５に接続されるストツプ信号のための端子２
２を０Ｒゲート２９を介して接続し、この０Ｒゲート２
９の入力側にＡＮＤゲート３０を接続したものである。
このＡＮＤゲート３０の入力側には抵抗３１，３２を介
して二つの供給電源端子３３，３４が接続され、これら
の供給電源端子３３，３４はコネクタ３５にも接続され
ているとともにこのコネクタ３５に差し込まれるプログ
ラムメモリー７には信号発生部となる二本の短絡線３６
，３７を形成し、前記コネクタ３５の片側端子を接地し
たものである。このような構成において、プログラムメ
モリー７が挿入されている場合には、ＡＮＤゲート３０
は閉じており、この状態における作用は前記実施例と全
く同様である。
そこで、プログラム進行中にプログラムメモリー７を引
き抜くと、このプログラムメモリー７に形成された短絡
線３６，３７がなくなり、ＡＮＤゲート３０が開く。こ
れにより、ストツプ操作スイツチ２を操作したときと同
様なストツプ信号がＡＮＤゲート２３，２５に自動的に
与えられ、ラツチ回路１４，１５をラツチする。したが
つて、ストツプ操作スイツチ２をわざわざ操作しなくて
もプログラムメモリー７を引き抜くだけで自動的にスト
ツプ信号が発生し、入出力が保持されるものである。つ
ぎに、本発明の第二の実施例を第５図に基いて説明する
。
き抜くと、このプログラムメモリー７に形成された短絡
線３６，３７がなくなり、ＡＮＤゲート３０が開く。こ
れにより、ストツプ操作スイツチ２を操作したときと同
様なストツプ信号がＡＮＤゲート２３，２５に自動的に
与えられ、ラツチ回路１４，１５をラツチする。したが
つて、ストツプ操作スイツチ２をわざわざ操作しなくて
もプログラムメモリー７を引き抜くだけで自動的にスト
ツプ信号が発生し、入出力が保持されるものである。つ
ぎに、本発明の第二の実施例を第５図に基いて説明する
。
電気回路の説明は省略するが、プログラムメモリー７の
接続部６の両端を信号発生部となる短絡線３８で接続し
、これに対応するコネクタ３５の一方は接地するととも
に他方には抵抗３９を介して供給電源端子４０が接続さ
れ、かつ、ストツプ信号端子４１が接続されている。し
たがつて、プログラムメモリー７を引き抜くとストツプ
信号が発生し、コネクタ３５に接続するとストツプ信号
は消えるものである。また、第６図に示すものは本発明
の第三の実施例で、本実施例は第５図に示したものに対
してストツプ信号が出ているときには消灯し、出ていな
いときには点灯する表示部となる発光ダイオード４２が
設けられているものである。
接続部６の両端を信号発生部となる短絡線３８で接続し
、これに対応するコネクタ３５の一方は接地するととも
に他方には抵抗３９を介して供給電源端子４０が接続さ
れ、かつ、ストツプ信号端子４１が接続されている。し
たがつて、プログラムメモリー７を引き抜くとストツプ
信号が発生し、コネクタ３５に接続するとストツプ信号
は消えるものである。また、第６図に示すものは本発明
の第三の実施例で、本実施例は第５図に示したものに対
してストツプ信号が出ているときには消灯し、出ていな
いときには点灯する表示部となる発光ダイオード４２が
設けられているものである。
また、第Ｔ図に示すものはその変形例で、トランジスタ
４３を介して発光ダイオード４２の点灯または消灯を行
なわせるようにしたものである。本発明は、土述のよう
に構成したので、プログラムメモリーの接続部に信号発
生部を設けてあるので、そのプログラムメモリーを引き
抜くだけでストツプ信号を自動的に得ることができ、こ
のようにしてストツプ信号を与えることによりプログラ
ムメモリーの入力側と出力側とに設けられたラツチ回路
がラツチし、これによりプログラムメモリーを引き出し
てもその直前の入出力状態を保持させておくことができ
、そのため、途中からのプログラム変更を自由に行なう
ことができ、また、その回路中に表示部を設ければプロ
グラムメモリーがセツトされているか否かの判断も外部
から行なわせることができる等の効果を有するものであ
る。
４３を介して発光ダイオード４２の点灯または消灯を行
なわせるようにしたものである。本発明は、土述のよう
に構成したので、プログラムメモリーの接続部に信号発
生部を設けてあるので、そのプログラムメモリーを引き
抜くだけでストツプ信号を自動的に得ることができ、こ
のようにしてストツプ信号を与えることによりプログラ
ムメモリーの入力側と出力側とに設けられたラツチ回路
がラツチし、これによりプログラムメモリーを引き出し
てもその直前の入出力状態を保持させておくことができ
、そのため、途中からのプログラム変更を自由に行なう
ことができ、また、その回路中に表示部を設ければプロ
グラムメモリーがセツトされているか否かの判断も外部
から行なわせることができる等の効果を有するものであ
る。
第１図は入出力を保持させる一つの例を示す分解斜視図
、第２図はその電気回路図、第３図は本発明の第一の実
施例を示す電気回路図、第４図はその要部の平面図、第
５図は本発明の第二の実施例を示す平面図、第６図は本
発明の第三の実施例を示す平面図、第１図はその変形例
を示す平面図である。 ６・・・・・・接続部、Ｔ・・・・・・プログラムメモ
リー、１４，１５・・・・・・ラツチ回路、３６，３？
，３８・・・・・・短絡線（信号発生部）、４２・・・
・・・発光ダイオード（表示部）。
、第２図はその電気回路図、第３図は本発明の第一の実
施例を示す電気回路図、第４図はその要部の平面図、第
５図は本発明の第二の実施例を示す平面図、第６図は本
発明の第三の実施例を示す平面図、第１図はその変形例
を示す平面図である。 ６・・・・・・接続部、Ｔ・・・・・・プログラムメモ
リー、１４，１５・・・・・・ラツチ回路、３６，３？
，３８・・・・・・短絡線（信号発生部）、４２・・・
・・・発光ダイオード（表示部）。
Claims (1)
- 【特許請求の範囲】 １ 着脱自在のプログラムメモリーの入力側と出力側と
にストップ信号によつて入力と出力とを禁止するラッチ
回路をそれぞれ設け、前記プログラムメモリーの接続部
にその抜き出しにより前記ストップ信号を発生させる信
号発生部を形成したことを特徴とするシーケンス制御装
置。 ２ 着脱自在のプログラムメモリーの入力側と出力側と
にストップ信号によつて入力と出力とを禁止するラッチ
回路をそれぞれ設け、前記プログラムメモリーの接続部
にその抜き出しにより前記ストップ信号を発生させる信
号発生部を形成し、この信号発生部にストップ信号が出
ているか否かの表示部を接続したことを特徴とするシー
ケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51119752A JPS5948401B2 (ja) | 1976-10-04 | 1976-10-04 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51119752A JPS5948401B2 (ja) | 1976-10-04 | 1976-10-04 | シ−ケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5344782A JPS5344782A (en) | 1978-04-21 |
| JPS5948401B2 true JPS5948401B2 (ja) | 1984-11-26 |
Family
ID=14769266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51119752A Expired JPS5948401B2 (ja) | 1976-10-04 | 1976-10-04 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948401B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153306A (en) * | 1981-03-17 | 1982-09-21 | Matsushita Electric Works Ltd | Sequence controller |
| JPS6170202U (ja) * | 1984-10-09 | 1986-05-14 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526425B2 (ja) * | 1971-08-10 | 1977-02-22 |
-
1976
- 1976-10-04 JP JP51119752A patent/JPS5948401B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5344782A (en) | 1978-04-21 |
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