JPS5951179B2 - 半導体ラツチングリレ− - Google Patents
半導体ラツチングリレ−Info
- Publication number
- JPS5951179B2 JPS5951179B2 JP13898776A JP13898776A JPS5951179B2 JP S5951179 B2 JPS5951179 B2 JP S5951179B2 JP 13898776 A JP13898776 A JP 13898776A JP 13898776 A JP13898776 A JP 13898776A JP S5951179 B2 JPS5951179 B2 JP S5951179B2
- Authority
- JP
- Japan
- Prior art keywords
- memory core
- coil
- oscillation
- set input
- latching relay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明はセット入力信号の記憶機能をもった半導体ラ
ッチングリレーに関するものである。
ッチングリレーに関するものである。
従来、半導体素子の組み合せからなるソリッドステート
リレーが知られているが、この種のリレーはすべての電
源が断たれた場合リセットされて、電源が再投入された
場合にはセット入力信号を再印加しなければならない。
リレーが知られているが、この種のリレーはすべての電
源が断たれた場合リセットされて、電源が再投入された
場合にはセット入力信号を再印加しなければならない。
この発明は上記の事情に鑑みて、ソリッドステートリレ
ーにセット入力の記憶機能をもたせ、停電などの事故時
にすべての電源が断たれた場合でも、電源の復帰時には
自動的にセットされて原復帰し得る半導体ラッチングリ
レーを堤供することを目的とする。
ーにセット入力の記憶機能をもたせ、停電などの事故時
にすべての電源が断たれた場合でも、電源の復帰時には
自動的にセットされて原復帰し得る半導体ラッチングリ
レーを堤供することを目的とする。
以下、この発明の実施例を図面にしたがって説明する。
第１図はこの発明の一実施例を示し、負荷ＲＬを介して
交流電源Ｅが接続される１対の交流端子Ｐ１．Ｐ２間に
トライアックのような双方向性スイッチング素子ＴＲＡ
が接続され、この素子ＴＲＡのゲート・第２電極間には
単相全波整流回路ＲＣが接続され、この回路ＲＣの直流
端子にはサイリスタＳＣＲおよび発振回路Ｏ８Ｃが接続
されている。
交流電源Ｅが接続される１対の交流端子Ｐ１．Ｐ２間に
トライアックのような双方向性スイッチング素子ＴＲＡ
が接続され、この素子ＴＲＡのゲート・第２電極間には
単相全波整流回路ＲＣが接続され、この回路ＲＣの直流
端子にはサイリスタＳＣＲおよび発振回路Ｏ８Ｃが接続
されている。
発振回路Ｏ８ＣはたとえばメモリコアＭＣに巻装された
発振出力の取出コイルＬ１と、抵抗体Ｒ１゜Ｒ２と、コ
ンデンサＣ１〜Ｃ３と、トランジスタＴＲ１からなるコ
ルピッツ発振回路を構成している。
発振出力の取出コイルＬ１と、抵抗体Ｒ１゜Ｒ２と、コ
ンデンサＣ１〜Ｃ３と、トランジスタＴＲ１からなるコ
ルピッツ発振回路を構成している。
上記メモリコアＭＣには、セット入力信号ａの印加でこ
のコアを高位に磁化させるセット入力コイルＬ２と、リ
セット入力信号すでメモリコアＭＣを低位に磁化もしく
は消磁させるリセット入力コイルＬ３と、メモリコアの
磁化の変化にもとづく発振出力の変化を検出する検出コ
イルＬ４とがそれぞれ巻装され、この検出コイルＬ４は
逆流防止用のダイオードＤを介してスイッチングトラン
ジスタＴＲ２のベースに接続され、このトランジスタＴ
Ｒ２のＯＮ、ＯＦＦでＳＣＲのゲート極に点弧信号が印
加されるのを制御するようになっている。
のコアを高位に磁化させるセット入力コイルＬ２と、リ
セット入力信号すでメモリコアＭＣを低位に磁化もしく
は消磁させるリセット入力コイルＬ３と、メモリコアの
磁化の変化にもとづく発振出力の変化を検出する検出コ
イルＬ４とがそれぞれ巻装され、この検出コイルＬ４は
逆流防止用のダイオードＤを介してスイッチングトラン
ジスタＴＲ２のベースに接続され、このトランジスタＴ
Ｒ２のＯＮ、ＯＦＦでＳＣＲのゲート極に点弧信号が印
加されるのを制御するようになっている。
つぎに、上記構成の作動について説明する。
セット入力信号ａがなく、メモリコアＭＣが磁化されて
いないとき、発振回路Ｏ８Ｃの発振出力によりコイルＬ
１を通ってメモリコアＭＣ内に交流磁界を発生させる。
いないとき、発振回路Ｏ８Ｃの発振出力によりコイルＬ
１を通ってメモリコアＭＣ内に交流磁界を発生させる。
これによって検出コイルＬ４に誘起起電力を発生させて
、ダイオードＤを介しトランジスタＴＲ２をＯＮさせ、
ＳＣＲのゲート極は短絡されて、ＳＣＲをＯＮさせない
。
、ダイオードＤを介しトランジスタＴＲ２をＯＮさせ、
ＳＣＲのゲート極は短絡されて、ＳＣＲをＯＮさせない
。
このため、素子ＴＲＡはＯＦＦで、負荷ＲＬには通電さ
れない。
れない。
この状態で、セット入力信号ａが印加されると、セット
入力コイルＬ２を通ってメモリコアＭＣは励磁されて飽
和し、発振回路Ｏ８Ｃの発振が停止するから、検出コイ
ルＬ４には誘起起電力が発生せず、トランジスタＴＲ２
はＯＦＦとなって、ＳＣＲのゲート極には抵抗体Ｒ４か
ら通電され、このＳＣＲは点弧し、素子ＴＲＡのＯＮで
、負荷ＲＬの通電がなされる。
入力コイルＬ２を通ってメモリコアＭＣは励磁されて飽
和し、発振回路Ｏ８Ｃの発振が停止するから、検出コイ
ルＬ４には誘起起電力が発生せず、トランジスタＴＲ２
はＯＦＦとなって、ＳＣＲのゲート極には抵抗体Ｒ４か
ら通電され、このＳＣＲは点弧し、素子ＴＲＡのＯＮで
、負荷ＲＬの通電がなされる。
この通電中に、何らかの事故で電源Ｅからの通電が断た
れた場合でも、メモリコアＭＣの飽和磁化はそのま・で
あるから、電源Ｅの再投入時に、セット入力信号ａが印
加されなくても、発振回路Ｏ８Ｃは停止のま・であり、
したがってＴＲ２はＯＦＦ、ＳＣＲ，ＴＲＡはＯＮとな
り、負荷ＲＬへの通電が再開される。
れた場合でも、メモリコアＭＣの飽和磁化はそのま・で
あるから、電源Ｅの再投入時に、セット入力信号ａが印
加されなくても、発振回路Ｏ８Ｃは停止のま・であり、
したがってＴＲ２はＯＦＦ、ＳＣＲ，ＴＲＡはＯＮとな
り、負荷ＲＬへの通電が再開される。
すなわち、メモリコアＭＣはセット入力信号ａの記憶作
動をする。
動をする。
なお、リセット入力信号すがコイルＬ３に印加されると
、コアＭＣは逆励磁されて消磁され、発振回路Ｏ８Ｃは
発振を開始して負荷ＲＬの通電を断ち、初期状態に復帰
する。
、コアＭＣは逆励磁されて消磁され、発振回路Ｏ８Ｃは
発振を開始して負荷ＲＬの通電を断ち、初期状態に復帰
する。
この発明は上述したように、電源が断たれた場合でも、
メモリコアがセット入力信号の印加を記憶しているから
、電源が再投入された場合、以前の状態に復帰すること
ができ、マグネットリレーにおけるラッチングリレーと
しての機能を達成することができる。
メモリコアがセット入力信号の印加を記憶しているから
、電源が再投入された場合、以前の状態に復帰すること
ができ、マグネットリレーにおけるラッチングリレーと
しての機能を達成することができる。
また、マグネットリレーに比較して、振動、衝撃などの
外乱に強く、他方、ソリッドステートリレーとしての利
点であるアーク、ノイズなどの影響もない。
外乱に強く、他方、ソリッドステートリレーとしての利
点であるアーク、ノイズなどの影響もない。
第１図はこの発明に係る半導体ラッチングリレーの一例
を示す電気回路図である。 ＭＣ・・・・・・メモリコア、Ｌｌ・・・・・・発振出
力の取出コイル、Ｌ２・・・・・・セット入力コイル、
Ｌ３・・・・・・リセット入力コイル、Ｌ４・・・・・
・検出コイル、Ｏ８Ｃ・・・・・・発振回路。
を示す電気回路図である。 ＭＣ・・・・・・メモリコア、Ｌｌ・・・・・・発振出
力の取出コイル、Ｌ２・・・・・・セット入力コイル、
Ｌ３・・・・・・リセット入力コイル、Ｌ４・・・・・
・検出コイル、Ｏ８Ｃ・・・・・・発振回路。
Claims (1)
- １ メモリコアと、セット入力信号の印加でメモリコア
を高位に磁化させるセット入力コイルと、メモリコアを
低位に磁化もしくは消磁させるリセット入力コイルと、
発振出力をメモリコアに印加し、かつメモリコアが励磁
されて飽和したとき、発振が停止する発振回路と、上記
メモリコアの磁化の変化にもとづく発振出力の変化を検
出する検出コイルと、この検出コイルからの検出信号を
受けて負荷をＯＮ、ＯＦＦ制御するスイッチング回路と
を具備してなることを特徴とする半導体ラッチングリレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13898776A JPS5951179B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体ラツチングリレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13898776A JPS5951179B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体ラツチングリレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5362927A JPS5362927A (en) | 1978-06-05 |
| JPS5951179B2 true JPS5951179B2 (ja) | 1984-12-12 |
Family
ID=15234824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13898776A Expired JPS5951179B2 (ja) | 1976-11-17 | 1976-11-17 | 半導体ラツチングリレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951179B2 (ja) |
-
1976
- 1976-11-17 JP JP13898776A patent/JPS5951179B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5362927A (en) | 1978-06-05 |
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