JPS5953580B2 - 乱数発生方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば小型電子式計算機に於ける乱数発生方
式に関する。

一般に、等確率性と無規則性を有する数列を乱数と称し
ているが、この様な乱数を発生させる方法として、演算
によるものと、カウンタを用いるものとがある。

前者では、所定の初期値を例えば平方採中法、集算合同
法、及び混合型合同法等の方法により、順次演算して乱
数を得る様にし、また後者では、例えばカウンタを比較
的速いクロックにより常時計数駆動させ、必要に応じて
上記カウンタの内容を取り出し、これを乱数としている
。しかしながら、前者の方法では、初期値が同じであれ
ば同じ乱数が発生するため初期値の設定に困難があり、
また複雑な計算のため制御命令等が複雑となる欠点があ
つた。更に後者の方法では、カウンタの駆動のためのク
ロックを比較的速くすれば、容易に精度の高い乱数が得
られるが、反面乱数発生のための専用のカウンタが必要
となり、回路構成が複雑となるといつた欠点があつた。
一方、小型電子式計算機では、種々の演算処理が、演算
回路を介して行われるものであるが、特に非演算処理中
には、上記演算回路は使用されず、非効率的であつた。

本発明は上記の事情に鑑みて成されたもので、少なくと
も非演算中に使用されていない演算回路を有効に利用し
て乱数を発生させ、必要に応じてこれを取出せるように
した乱数発生方式を提供するものである。

以下図面を参照しながら本発明の一実施例を説明する。

第１図はその構成を示したもので、図中１は乱数キー「
正に禧、置数キー、及び各種ファンクションキー等を備
えたキー入力部であり、上記各キーに対応したキー入力
信号をエンコーダ部２へ送出する。このエンコーダ部２
は上記キー入力部１からのキー入力信号をエンコードす
るもので、置数キーに対してはキー有り信号を制御部３
に、置数データをゲート回路群４のアンド回路４１の一
端に送出し、また乱数キー丁ズ丁ｒｌに・対してはキー
有り信号を上記制御部３に供給すると共にフリップフロ
ップ回路５のセット入力端子Ｓ及びオア回路６に供給し
、更に各ファンクションキーに対するファンクションデ
ータを上記制御部３に供給する。制御部３は上記エンコ
ーダ部２の出力信号に従つて置数命令、演算命令あるい
は後述するゲート回路群７、８、９への制御信号等を出
力し、上記置数、演算命令、及び乱数転送の動作が終了
した際に命令終了信号を出力すると共に、コード「１」
等のコード信号を出力するコード発生部１］の制御をも
行なう。そし上記置数命令、演算命令はオア回路６を介
しフリツプフロツプ回路１２のりセツト入力端子Ｒに印
加され、命令終了信号はセツト入力端子Ｓに印加される
。このフリツプフロツプ回路１２のセツト側出力端子Ｑ
の出力信号は、ゲート回路群７のオア回路７１の一端及
びゲート回路群８のオア回路８１の一端に供給されると
共にゲート回路群９のアンド回路９１及びインバータ９
２を介してアンド回路９３の一端に夫々供給され、更に
フリツプフロツプ回路５のりセツト入力端子Ｒに供給さ
れる。このフリツプフロツプ回路５のセツト側出力端子
Ｑの出力信号はワンシヨツト回路１３に供給される。こ
のワンシヨツト回路］３は、図示しないタイミング信号
発生部から１ワードタイム（本願では８デジツトタイム
）毎に出力されるクロツク信号φＷに従つて上記フリツ
プフロツプ回路５がセツト状態になつた時１ワードタイ
ム間出力するもので、その出力信号はゲート回路群４の
アンド回路４２及びソア回路４３の一端に供給されると
共に、ゲート回路群７のアンド回路７２、及びゲート回
路８のアンド回路８２に供給される。なお、図示しない
タイミング信号発生部からＤ１〜Ｄ８のデジツ，卜信号
が１ワードタイム毎に順次出力されており、上記アンド
回路７２はＤ１＋Ｄ２のタイミングで、またアンド回路
８２はＤ１＋Ｄ２のタイミングで閉成されることになる
。そして上記アンド回路７２の出力信号はオア回路７１
を介してコード発、生部１１からコード信号の供給され
ているアンド回路７３に印加され、その開閉制御を行な
う。このアンド回路７３出力信号は演算回路１０の入力
端子ａに供給される。一方］４は乱数の計数及び演算デ
ータの記憶等を行う８桁（８デジツト）構こ成のシフト
レジスタで、７桁（７デジツト）のレジスタ１４ａと１
桁（１デジツト）のレジスタ１４ｂで構成され、レジス
タ１４ａの出力は、ゲート回路群８のアンド回路８３に
供給され、その出力信号は演算回路１０の入力端子ｂに
供給されて４入力端子ａに供給されているデータとの演
算が行われる。そしてその演算結果はゲート回路群９の
アンド回路９１．オア回路９４を介してシフトレジスタ
１４に書き込まれる。また演算が行われない時はこのシ
フトレジスタ１４の内容はアンド回路９３、オア回路９
４を介してリサキユレートしながら記憶保持される。一
方シフトレジスタ１５には、上記演算回路１０の演算結
果がゲート回路群４のアンド回路４２、オア回路４４を
介して書き込まれると共に、エンコーダ部２から出力さ
れる置数データが、上記制御部３から出力される置数命
令により開閉制御されるゲート回路群４のアンド回路４
１．及びオア回路４４を介して書き込″まれる。このシ
フトレジスタ１５は、上記シフトレジスタ１４と同様に
７桁のレジスタ１５ａ、１桁のレジスタ１５ｂから構成
されている。そしてこのシフトレジスタに書き込まれた
内容はゲート回路群４のノア回路４３の出力信号により
開閉制御されるアンド回路４５、オア回路４４を介して
リサキユレートし、その出力は表示部（図示せず）及び
ゲート回路群８を介して演算回路１０に送出される。次
に上記の如く構成された本発明の動作について目卜Ｔ汗
村Ｋ．Ｋ蔓！司というキー操作を例にとつて説明する。

第２図はキー操作に対応したシフトレジスタ１４，１５
の状態を示すものである。まず、キー入力部１のキーが
何ら操作されていない時、即ち非演算中には第３図のタ
イミングチヤートに示す様にフリツプフロツプ回路１２
はセツト状態にあるためセツト側出力端子Ｑの出力信号
“゜１゛がゲート回路群７のオア回路７１を介してアン
ド回路７３、及びゲート回路群８のオア回路８１を介し
アンド回路８３の各々一端に印加されるため、制御部３
の命令に従つてコード発生部］１からコード信号「１」
（２進数で「０００１）がＤ１のタイミングで上記ア
ンド回路７３を介して演算回路１０の入力端子ａに供給
されると共に、シフトレジスタ１４の内容が上記アンド
回路８３を介して上記演算回路１０の入力端子ｂに供給
され、演算回路１０で「＋１」の加算が行われる。一方
上記セツト状態のフリツプフロツプ回路１２の出力端子
Ｑの出力信号“１゛はゲート回路群９のアンド回路９１
の一端に印加され、またインバータ９２により反転され
て“０゛となつてアンド回路９３に印加されるため、上
記演算回路１０の演算結果はアンド回路９１．オア回路
９４を介して再びシフトレジスタ１４に書き込まれる。
以下同様の動作でシフトレジスタ１４の内容は１ワ一ド
タイム毎順次「＋１」され、カウンタの如く計数される
ことになる。次に第２図に示す如く置数キー２が操作さ
れるとエンコーダ部２から置数キー操作に対するキー有
り信号が制御部３に供給されてこの制御部３から置数命
令が出力され、この置数命令はオア回路６を介してフリ
ツプフロツプ回路１２を第３図に示す如くりセツトする
。そしてこのフリツプフロツプ回路１２の出力信号は“
０゛となり、上記アンド回路７３，８３は閉略され、シ
フトレジスタ１４の内容及びコード発生部１］からのコ
ード信号「ｌ」は演算回路１０へ供給されなくなる。ま
た上記フリツプフロツプ回路１２の出力信号“Ｏ゛はゲ
ート回路群９のインバータ９２を介しで゜１゛となり、
アンド回路９３の一端に印加されるため、第３図に示す
様にシフトレジスタ１７の内容は置数キー２が操作され
る前の内容のまま上記アンド回路９３、オア回路９４を
介してリサキユレートして保持されると共に、上記制御
部３から出力される置数命令がゲート回路群４のアンド
回路４１に供給されるため、置数キー２の操作に伴なつ
てエンコーダ部２から出力される置数データ「２」は上
記アンド回路４］、オア回路４４を介して第２図に示す
如くシフトレジスタ１５に書き込まれる。しかして、こ
の置数処理動作が終了すると制御部３から置数命令・は
出力されなくなり、ワンシヨツト回路１３の出力信号も
“０”であるためゲート回路群４のノア回路４３の出力
ま“１゛となつてアンド回路４５は開成し、上記シフト
レジスタ１５の内容はアンド回路４５、オア回路４４を
介してリサキユレートしながら保持されると共に、制御
部３から置数命令が終了したことを示す命令終了信号が
フリツプフロツプ回路１２のセツト入力端子Ｓに印加さ
れ、フリツプフロツプ回路１２は再びセツト状態になる
。従つてこのフリツプフロツプ回路１２の出力端子Ｑの
出力信号は“１゛となり、前述した如く、シフトレジス
タ１４の内容は演算回路１０にコード発生部１１からの
コード「１」と順次加算され、第２図に示す様にカウン
トアツプしてゆく。次に凶キーが操作されると、エンコ
ーダ部２から区キーに対応ししフアンクシヨンデータが
制御部３へ供給される。この制御部３から演算命令が出
力され、第２図に示すようにオア回路６を介してフリツ
プフロツプ回路１２はりセツトされ、またシフトレジス
タ１５の内容「２」は図示しない他のシフトレジスタへ
転送される（シフトレジスタ１５にも内容は保持されて
いる）。しかして凶キーに対する演算命令が終了すると
制御部３から命令終了信号が出力され、フリツプフロツ
プ回路１２は第３図に示す如くりセツトされて次のキー
操作が成されるまで第２図に示す様にシフトレジスタ１
４の内容は順次「＋１」される。そこで３キーが操作さ
れると前述の２キーの操作時と同様に制御部３から置数
命令が出力されてシフトレジスタ１５には「３」が書き
込まれ、置数処理動作が終了すると次のキーが操作され
るまでの非演算中シフトレジスタ１４の内容は順次「＋
１」される。次に口キーが操作されると、エンコーダ部
２から口キーに対応したフアンクシヨンデータが制御部
３へ送出され、この制御部３から各種制御信号が出力さ
れて上記図示しないシフトレジスタに記憶されているデ
ータ「２」とシフトレジスタ１５に記憶されているデー
タ「３」との演算が演算回路１０にて行なわれて演算結
果「６」は第２図に示すようにシフトレジスタ１５に書
き込まれる。しかして演算処理動作が終了すると前述し
た如く制御部３から命令終了信号が出力されてシフトレ
ジスタ１４の内容に対する「＋１」の加算が順次行なわ
れる。そこで匪Ｋｍｌキーが操作されると第３図に示す
様にエンコーダ部２から乱数キーに対するキー有り信号
が制御部３、オア回路６に供給されてフリツプフロツプ
回路］２はりセツトされるためシフトレジスタ］４の内
容に対する「＋１」加算動作は停止され、又キー有り信
号はフリツプフロツプ回路５のセツト入力端子Ｓに供給
されてフリツプフロツプ回路５は第３図に示す様にセツ
トされる。しかしてワンシヨツト回路１３から１ワード
タイム幅の１発パルスが出力されてゲート回路群４のア
ンド回路４２は開成され、またこのワンシヨツト回路１
３の出力信号はゲート回路群７の一端にデジツト信号Ｄ
１＋Ｄ２の供給されているアンド回路７２及びゲート回
路群８の一端にデジツト信号Ｄ１＋Ｄ２の供給されてい
るアンド回路８２の各々の他端に供給されるため、シフ
トレジスタ１４の内容はＤ１＋Ｄ２のタイミングでアン
ド回路８３、演算回路１０、ゲート回路群４のアンド回
路４２、オア回路４４を介してシフトレジスタ］５に書
き込まれ、Ｄ１＋Ｄ２のタイミングでは制御部３により
制御されてコード発生部１１から出力されるブランキン
グコードがゲート回路群７のアンド回路７３、演算回路
４２、オア回路４４を介してシフトレジスタ１５に書き
込まれる。従つてそのシフトレジスタ１５には２桁の乱
数が書き込まれることになる。更に、第３図に示すよう
にシフトレジスタ１４からシフトレジスタ１５への乱数
転送動作は１ワードタイムで終了するため、制御部３か
ら命令終了信号が出力されてフリツプフロツプ回路１２
はセツトされ、シフトレジスタ１４の内容に対する「＋
１」加算が再び行われる。なお、上記実施例では非演算
中には常にシフトレジスタ１４に対する「＋１」動作を
実行している場合について述べたが、このシフトレジス
タ１４は上記した如く演算データの記憶にも用いられる
ものであり、このように演算データが記憶された後の非
演算中には記憶されているデータから「＋１」加算を始
めることも可能である。

また、上記シフトレジスタ１４は乱数発生用に固定化さ
れているものではなく、他の未使用レジスタを適宜乱数
発生用のレジスタとして使用し得るものである。

更に、上記実施例では、２桁の乱数を取出す場合につい
て述べたが、本発明は２桁の乱数に限られずその桁数は
任意に設定し得るものである。

以上詳細に説明した如く、本発明によれば乱数発生の為
の専用のカウンタ及び速いカウント用クロツクを必要と
せず、演算終了から次の演算開始までの非演算中のラン
ダムな時間を利用し、且つこの非演算中に実質的に動作
停止しているレジスタ及び演算回路を有効に利用するこ
とにより乱数を発生させている為、極めて精度の高い乱
数を得ることが出来ると共に、その回路構成も簡略化し
得る等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２図は同キ
ー操作に対応したシフトレジスタの状態図、第３図は同
キー操作に対応したタイミングチヤートである。 １・・・キー入力部、２・・・エンコーダ部、３・・・
制御部、１０・・・演算回路、１１・・・コード発生部
、１４，１５・・・シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも複数のデータを記憶する記憶部及びこの
   記憶部に記憶されたデータに基づいて四則演算等の演算
   を行なう演算部を有する演算装置に於て、上記演算部が
   非演算中か否かを検出する検出手段と、この検出手段の
   出力に基づきコードデータを発生するコードデータ発生
   手段とを設け、上記検出手段によつて非演算中であるこ
   とが検知されている際、上記演算部にて上記コードデー
   タ発生手段によるコードデータを上記記憶部内所定領域
   の記憶データに順次加算し、この加算結果を乱数として
   出力せしめることを特徴とする乱数発生方式。