JPS596593B2 - インバ−タ制御回路 - Google Patents
インバ−タ制御回路Info
- Publication number
- JPS596593B2 JPS596593B2 JP52066484A JP6648477A JPS596593B2 JP S596593 B2 JPS596593 B2 JP S596593B2 JP 52066484 A JP52066484 A JP 52066484A JP 6648477 A JP6648477 A JP 6648477A JP S596593 B2 JPS596593 B2 JP S596593B2
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- signal
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Description
【発明の詳細な説明】
本発明はインバータ装置における主回路トランジスタの
電力損失を低減するようにしたインバータ制御回路に関
するものである。
電力損失を低減するようにしたインバータ制御回路に関
するものである。
従来のインバータ装置の一具体例を第1図で示すと、E
1は直流電源、TR1〜TR6はパワートランジスタ、
D1〜D6はフィードバックダイオード、DTIは主回
路電流検出器、Mはモータ、B、C、はベース制御回路
、Liはリアクトルであわ、各相間は磁気的に結合して
いる。
1は直流電源、TR1〜TR6はパワートランジスタ、
D1〜D6はフィードバックダイオード、DTIは主回
路電流検出器、Mはモータ、B、C、はベース制御回路
、Liはリアクトルであわ、各相間は磁気的に結合して
いる。
上記従来のインバータ装置の制御回路を第2図について
説明すると、この図はアナログーテイジタル変換回路A
/D1の具体例であわ、V1は電源、Alは増幅器、R
1 、R2は抵抗である。
説明すると、この図はアナログーテイジタル変換回路A
/D1の具体例であわ、V1は電源、Alは増幅器、R
1 、R2は抵抗である。
また、第3図はベース制御回路6−具体例であわ、R、
C、は6進リングカウンタ、1C1〜1C12はテイジ
タルゲートICである。上述のような構成となつている
ため、まず第2図に示したアナログーテイジタル変換回
路は、端子Aから入力される検出器DTIの出力電圧と
、抵抗R4と抵抗R2によつて分圧される電位を増幅器
Alによつて比較し、増幅器Alの←)端子電位が…端
子電位より高ければ、出力端子BはLになわ、逆の場合
はHになる。
C、は6進リングカウンタ、1C1〜1C12はテイジ
タルゲートICである。上述のような構成となつている
ため、まず第2図に示したアナログーテイジタル変換回
路は、端子Aから入力される検出器DTIの出力電圧と
、抵抗R4と抵抗R2によつて分圧される電位を増幅器
Alによつて比較し、増幅器Alの←)端子電位が…端
子電位より高ければ、出力端子BはLになわ、逆の場合
はHになる。
また増幅器Alの出力がHのとき、主回路パワートラン
ジスタD1が導通し、Lのとき主回路パワートランジス
タD、が不導通となるように論理が組まれている。第4
図に端子Bの出力波形を示し、また第5図は第3図に示
したベース制御回路の1a〜1fの各端子出力の波形を
示す。第6図は第2図の端子2a〜2fの出力波形で、
この第6図の各信号波形によつて、各主回路トランジス
タTR1〜TR6を、駆動している。また回路上必要か
あれば絶縁増幅器を用いることもある。以上述べた制御
信号により主回路トランジスタTR,〜TR6を,駆動
した場合のモータ相電流の一部を第7図の波形で示す。
この第7図の拡大図を第8図に示すと、t はゝ
0Nパワートランジスタの導通時間、TOFFはパワー
トランジスタの不導通時間、IOは平均電流、ΔIはリ
ツプル電流を示す。
ジスタD1が導通し、Lのとき主回路パワートランジス
タD、が不導通となるように論理が組まれている。第4
図に端子Bの出力波形を示し、また第5図は第3図に示
したベース制御回路の1a〜1fの各端子出力の波形を
示す。第6図は第2図の端子2a〜2fの出力波形で、
この第6図の各信号波形によつて、各主回路トランジス
タTR1〜TR6を、駆動している。また回路上必要か
あれば絶縁増幅器を用いることもある。以上述べた制御
信号により主回路トランジスタTR,〜TR6を,駆動
した場合のモータ相電流の一部を第7図の波形で示す。
この第7図の拡大図を第8図に示すと、t はゝ
0Nパワートランジスタの導通時間、TOFFはパワー
トランジスタの不導通時間、IOは平均電流、ΔIはリ
ツプル電流を示す。
この従来の制御方式では常に2個のパワートランジスタ
が導通か、または不導通という2つのスイツチングモー
ドで運転される。この2つのスイツチングモードを等価
回路で示すと、第9図A,bのようになる。図に}いて
2LはリアクトルL1のインダクタンス、2tおよびr
はモータ内部インピーダンス、eはモータ内部の発生電
圧である。ここで、モータ内部インピーダンスはリアク
トルのインダクタンスに比較して小さいものと仮定し、
省略すると、T,tは次のようにして求められる。(H
,−e)t =2L・2ΔIであるから八XTまた第
9図BJ.V) t +t め最小値はe=oのときであり、0N0F
Fエ一! 最高スイツチング周波数f は次の(3)式のよM
axうになる。
が導通か、または不導通という2つのスイツチングモー
ドで運転される。この2つのスイツチングモードを等価
回路で示すと、第9図A,bのようになる。図に}いて
2LはリアクトルL1のインダクタンス、2tおよびr
はモータ内部インピーダンス、eはモータ内部の発生電
圧である。ここで、モータ内部インピーダンスはリアク
トルのインダクタンスに比較して小さいものと仮定し、
省略すると、T,tは次のようにして求められる。(H
,−e)t =2L・2ΔIであるから八XTまた第
9図BJ.V) t +t め最小値はe=oのときであり、0N0F
Fエ一! 最高スイツチング周波数f は次の(3)式のよM
axうになる。
すなわち、(3)式によつて与へられるスイツチング周
波数から回路定数を決定することができる。
波数から回路定数を決定することができる。
従来の制御方式では(3)式によつて主回路スイツチン
グ周波数が決定されるため、リアクトルL1大きくする
、またはリツプル電流ΔIを大きくするなどコスト的か
つまた性能的に充分といえない欠点があつた。リアクト
ル、同一電流リツプルΔIならば主回路のスイツチング
周波数は1/2になるような制御方式にし、主回路トラ
ンジスタの電力損失を低減し、信頼性も向上させる。
グ周波数が決定されるため、リアクトルL1大きくする
、またはリツプル電流ΔIを大きくするなどコスト的か
つまた性能的に充分といえない欠点があつた。リアクト
ル、同一電流リツプルΔIならば主回路のスイツチング
周波数は1/2になるような制御方式にし、主回路トラ
ンジスタの電力損失を低減し、信頼性も向上させる。
換言すれば、リアクトルL,の容量を小さくし、コスト
パーフオーマンスの良いインパータ装置の制御回路を提
供することを目的としている。以下、本発明の構成につ
いて説明すると、本発明は従来の制御方式にさらにもう
一つの制御方式を追加したものである。
パーフオーマンスの良いインパータ装置の制御回路を提
供することを目的としている。以下、本発明の構成につ
いて説明すると、本発明は従来の制御方式にさらにもう
一つの制御方式を追加したものである。
すなわち、従来の制御方式では2個のパワートランジス
タが同時に導通、または不導通という2つのモードのみ
であつたが、本発明は、さらに2個のパワートランジス
タのうち一方が導通、他方が不導通となるような制御方
式を付加したものである。そこで、本発明の原理説明を
一実施例の作用とともに第10図について述べると、同
図に}いて、A,b,cは3つの主回路のスイツチング
モードである。
タが同時に導通、または不導通という2つのモードのみ
であつたが、本発明は、さらに2個のパワートランジス
タのうち一方が導通、他方が不導通となるような制御方
式を付加したものである。そこで、本発明の原理説明を
一実施例の作用とともに第10図について述べると、同
図に}いて、A,b,cは3つの主回路のスイツチング
モードである。
ここでaを力行、モードbを還流、モードcを回生と呼
ぶことにすると、上記3つのモードは負荷力率によつて
いろいろ変化するが、モータ負荷による遅れ力率の場合
は、a→b−+c→b→a→b−+c・・・・・・また
はa→b→a→b・・・・・・という状態をくりかえす
。a−?b→c−+b→a→b→c・・・・・・という
モードを繰りかへす場合の主回路トランジスタのスイツ
チング周波数は次のようにして求められる。すなわち、
モードaの場合は従来方式と同様に2L・2Δモードb
の場合はt −?・・・・・・・・・(4)NRP−
cモードcの場合はt 乙b●乙a1 ?・・・・・・・・・(2) E ・・・・・・・・・(5)ただしe=」のときL(ただ
しe=−」→ ・・・・・・(6)すなわちa→b→c
の1サイクルあたりの各々パワートランジスタの0N−
0FF繰り返し最小16L●Δ1時間は?となシ P. 最高スイツチングはFmax=一巴U−・・・・・・(
7)1C八Tすなわち従来の制御方式に比較してスイツ
チング周波数が1/2になる。
ぶことにすると、上記3つのモードは負荷力率によつて
いろいろ変化するが、モータ負荷による遅れ力率の場合
は、a→b−+c→b→a→b−+c・・・・・・また
はa→b→a→b・・・・・・という状態をくりかえす
。a−?b→c−+b→a→b→c・・・・・・という
モードを繰りかへす場合の主回路トランジスタのスイツ
チング周波数は次のようにして求められる。すなわち、
モードaの場合は従来方式と同様に2L・2Δモードb
の場合はt −?・・・・・・・・・(4)NRP−
cモードcの場合はt 乙b●乙a1 ?・・・・・・・・・(2) E ・・・・・・・・・(5)ただしe=」のときL(ただ
しe=−」→ ・・・・・・(6)すなわちa→b→c
の1サイクルあたりの各々パワートランジスタの0N−
0FF繰り返し最小16L●Δ1時間は?となシ P. 最高スイツチングはFmax=一巴U−・・・・・・(
7)1C八Tすなわち従来の制御方式に比較してスイツ
チング周波数が1/2になる。
第11図について説明すると、この変換回路は指令信号
と検出信号Aを比較し、主回路パワートランジスタ制御
信号を作成するものであつて、R3〜RlOは抵抗、V
Rlは可変抵抗、A2〜A5は増幅器、D7〜D8はダ
イオードである。
と検出信号Aを比較し、主回路パワートランジスタ制御
信号を作成するものであつて、R3〜RlOは抵抗、V
Rlは可変抵抗、A2〜A5は増幅器、D7〜D8はダ
イオードである。
A2,A3はそれぞれR7/R3,R8/R4の増幅度
をもち、A4,A,は指令信号と検出信号を比較する比
較器として動作する。R,,R,Oはヒステリシス巾を
きめる正帰還用の抵抗であり、これはむやみにスイツチ
ング周波数が高くならないよう実使用範囲で決定される
不感帯を形成している。VR,は還流信号と回生信号に
レベル差を与える可変抵抗器である。この第11図では
、増幅器A4の出力eが回生信号、増幅器A5の出力D
が還流信号であつて、検出信号Aの入力電位は主回路電
流が大きいほど電位レベルが負に大きいものとする。増
幅器A2,A3の出力電位も負である。例へばA4の(
ニ)入力端子電位がA4の(ト)入力端子電位よ)も高
ければ、増幅器A4の出力cはLレベル、すなわち主回
路電流0FF信号、逆の場合はA4の出力cはHレベル
、すなわち主回路電流0N信号となる。増幅器A3,A
5も同様に動作する。次にリングカウンタとの組合せを
第12図に示すと、3a〜3fの出力波形は第13図の
ようになる。第14図は4a〜4fの出力波形で1アー
ム主回路トランジスタは前述の力行、還流、回生の3つ
のモードでスイツチングをくりかへすことが理解される
。第12図に訃いて120この導通信号のうち還流信号
が前半600に与えられる理由は還流状態で1つのトラ
ンジスタのみを導通、他方のトランジスタを不導通にさ
せるために必要である。以上述べた本発明は充分実用に
耐えるものであるが、いろいろのデイジタルゲートIC
を組み合わせているため、6個の信号のタイミングが、
わずかではあるが変動することがある。
をもち、A4,A,は指令信号と検出信号を比較する比
較器として動作する。R,,R,Oはヒステリシス巾を
きめる正帰還用の抵抗であり、これはむやみにスイツチ
ング周波数が高くならないよう実使用範囲で決定される
不感帯を形成している。VR,は還流信号と回生信号に
レベル差を与える可変抵抗器である。この第11図では
、増幅器A4の出力eが回生信号、増幅器A5の出力D
が還流信号であつて、検出信号Aの入力電位は主回路電
流が大きいほど電位レベルが負に大きいものとする。増
幅器A2,A3の出力電位も負である。例へばA4の(
ニ)入力端子電位がA4の(ト)入力端子電位よ)も高
ければ、増幅器A4の出力cはLレベル、すなわち主回
路電流0FF信号、逆の場合はA4の出力cはHレベル
、すなわち主回路電流0N信号となる。増幅器A3,A
5も同様に動作する。次にリングカウンタとの組合せを
第12図に示すと、3a〜3fの出力波形は第13図の
ようになる。第14図は4a〜4fの出力波形で1アー
ム主回路トランジスタは前述の力行、還流、回生の3つ
のモードでスイツチングをくりかへすことが理解される
。第12図に訃いて120この導通信号のうち還流信号
が前半600に与えられる理由は還流状態で1つのトラ
ンジスタのみを導通、他方のトランジスタを不導通にさ
せるために必要である。以上述べた本発明は充分実用に
耐えるものであるが、いろいろのデイジタルゲートIC
を組み合わせているため、6個の信号のタイミングが、
わずかではあるが変動することがある。
そのため、主回路電流制御信号、すなわち第11図のC
,D信号にリングカウンタ入力信号によつて動作させた
単安定マルチバイブレータ0SMの出力信号を用いて、
第12図に付加して第15図のように組合せると、電力
制御装置の指令周波数に同期して、安定な周波数制御特
性が得られる。いわば、これは主回路に悪影響を与えな
い程度に、強制的にトランジスタ0N信号を与えること
になる。本発明の一実施例では負荷としてモータを用い
たが、他の負荷装置でも同様の効果を奏する。
,D信号にリングカウンタ入力信号によつて動作させた
単安定マルチバイブレータ0SMの出力信号を用いて、
第12図に付加して第15図のように組合せると、電力
制御装置の指令周波数に同期して、安定な周波数制御特
性が得られる。いわば、これは主回路に悪影響を与えな
い程度に、強制的にトランジスタ0N信号を与えること
になる。本発明の一実施例では負荷としてモータを用い
たが、他の負荷装置でも同様の効果を奏する。
以上述べたように、本発明による制御方式、制御回路を
用いれば、従来の制御方式と比較して、主回路パワート
ラ″ンジ不夕のスイツチング周波数を1/4に低減する
ことができる。換言すれば、回路に使用されるリアクト
ルの容量値を小さくできるなど、コスト・パーフオーマ
ンスが向上するとともに、スイツチング制御時の主回路
の周波数の安定性が向上し、信頼性の高いものが得られ
る効果がある。
用いれば、従来の制御方式と比較して、主回路パワート
ラ″ンジ不夕のスイツチング周波数を1/4に低減する
ことができる。換言すれば、回路に使用されるリアクト
ルの容量値を小さくできるなど、コスト・パーフオーマ
ンスが向上するとともに、スイツチング制御時の主回路
の周波数の安定性が向上し、信頼性の高いものが得られ
る効果がある。
第1図はインバータ装置の主回路図、第2図は従来の電
流制御方式のアナログーデイジタル変換回路図、第3図
は従来のベース制御回路図、第4図はA/D出力波形図
、第5図、第6図は第3図のベース制御回路の出力波形
図、第7図は主回路電流波形図、第8図は第7図の拡大
図、第9図は従来の制御方式による主回路等価回路図、
第10図は本発明による制御方式の主回路等価回路図、
第11図は本発明によるアナログーデイジタル変換回路
図、12図は本発明によるベース制御回路第13図は第
12図の中間出力波形図、第14図は本発明によるベー
ス制御回路の出力波形図、第1g1;Mけ木登明の他の
霊施例による主回路周波数安定化制御回路図である。 E,・・・直流電源、TR,〜TR6・・・パワートラ
ンジスタ、D1〜D8・・・ダイオード、DTl・・・
検出器、M・・・モータ、L1・・・リアクトル、B,
C,・・・ベース制御回路、A/D,・・・アナログー
デイジタル変換器)VcO...電源)Al5A5゜8
゜増幅器)R1〜RlO・・・抵抗、VR,・・・可変
抵抗器、R,C,・・・リングカウンタ、ICl−〜I
C27・・・デイジタルゲートIClOSM・・・単安
定マルチバイブレータ、2L・・・リアクトルL1のイ
ンダクタンス、2t,r・・・モータ内部インピーダン
ス、e・・・モータ内部発生電圧、なお図中同一符号は
同一、または相当部分を示す。
流制御方式のアナログーデイジタル変換回路図、第3図
は従来のベース制御回路図、第4図はA/D出力波形図
、第5図、第6図は第3図のベース制御回路の出力波形
図、第7図は主回路電流波形図、第8図は第7図の拡大
図、第9図は従来の制御方式による主回路等価回路図、
第10図は本発明による制御方式の主回路等価回路図、
第11図は本発明によるアナログーデイジタル変換回路
図、12図は本発明によるベース制御回路第13図は第
12図の中間出力波形図、第14図は本発明によるベー
ス制御回路の出力波形図、第1g1;Mけ木登明の他の
霊施例による主回路周波数安定化制御回路図である。 E,・・・直流電源、TR,〜TR6・・・パワートラ
ンジスタ、D1〜D8・・・ダイオード、DTl・・・
検出器、M・・・モータ、L1・・・リアクトル、B,
C,・・・ベース制御回路、A/D,・・・アナログー
デイジタル変換器)VcO...電源)Al5A5゜8
゜増幅器)R1〜RlO・・・抵抗、VR,・・・可変
抵抗器、R,C,・・・リングカウンタ、ICl−〜I
C27・・・デイジタルゲートIClOSM・・・単安
定マルチバイブレータ、2L・・・リアクトルL1のイ
ンダクタンス、2t,r・・・モータ内部インピーダン
ス、e・・・モータ内部発生電圧、なお図中同一符号は
同一、または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1 センタ・タップを備えた直流リアクトルと、この直
流リアクトルの一方の端子に直列にエミッタ端子を接続
した第1の主トランジスタ、および上記直流リアクトル
の他方の端子に直列にコレクタ端子を接続した第2の主
トランジスタを備えてなる回路、この回路3組に並列に
接続された直流電源と前記直流リアクトルのエミッタ接
続端子から前記直流電源の負端子に逆並列に接続した帰
還ダイオード、前記直流リアクトルのコレクタ接続端子
から前記直流電源の正端子に逆並列に接続された帰還ダ
イオードからなり、前記直流リアクトルのセンタ・タッ
プが負荷に接続されるインバータ回路を備えると共に、
この回路に、主回路電流の検出信号と指令信号にレベル
差を持たせた信号とをそれぞれ比較してカ行モード、還
流モード、及び回生モード制御信号を得る2つの比較回
路を配備して、該制御信号と前記各トランジスタのベー
ス制御信号との論理積を得ることにより主回路トランジ
スタのスイッチング周波数を制御することを特徴とする
インバータ制御回路。 2 インバータ回路としてそれに単安定マルチバイブレ
ータを付加したことを特徴とする特許請求の範囲第1項
記載のインバータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066484A JPS596593B2 (ja) | 1977-06-06 | 1977-06-06 | インバ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52066484A JPS596593B2 (ja) | 1977-06-06 | 1977-06-06 | インバ−タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS541824A JPS541824A (en) | 1979-01-09 |
| JPS596593B2 true JPS596593B2 (ja) | 1984-02-13 |
Family
ID=13317097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52066484A Expired JPS596593B2 (ja) | 1977-06-06 | 1977-06-06 | インバ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301496A (en) * | 1979-09-19 | 1981-11-17 | International Telephone And Telegraph Corporation | Use of an inductor within a full bridge d.c.-d.c. power converter |
-
1977
- 1977-06-06 JP JP52066484A patent/JPS596593B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS541824A (en) | 1979-01-09 |
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